Schaltungsanordnung zum Verhindern von bei Kontaktfehlern auftretenden falschen Ergebnissen beim Testen einer integrierten Schaltung

摘要

Die Erfindung betrifft eine Anordnung zum Erkennen von Kontaktfehlern beim Testen von integrierten Schaltungen mit einer Vielzahl von aus einem Gehäuse (8) herausragenden Pins (5), die mit jeweiligen Pads (2) auf einem Halbleiterkörper (1) der integrierten Schaltung verbunden sind. Zwischen jeweiligen Pads (2) und der integrierten Schaltung liegende Pull-Up- oder Pull-Down-Einrichtungen (9) halten jeweils durch Einprägen eines Haltestroms die Pads (2) auf einem hohen oder niedrigen Potential, falls beim Testen das zugehörige Pin (5) nicht kontaktiert ist, so daß eine Aktivierung des mit dem Pin (5) verbundenen Schaltungsteils vermieden ist.