| 主权项 |
1.一种半导体装置之制法,其特征为,具备: 在半导体基板之主表面上形成导电区域的制程; 在前述半导体基板之主表面上形成第1绝缘层的制 程; 在前述第1绝缘层上形成被蚀刻特性与前述第1绝 缘层不同之第2绝缘层的制程; 在前述之导电区域的上方具有第1开孔,且在前述 第二绝缘层上形成具有与前述第1绝缘层之被蚀刻 特性略同之第3绝缘层的制程; 在前述第3绝缘层之第1开孔侧壁形成侧壁绝缘层 的制程; 以前述侧壁绝缘层与前述第3绝缘层为光罩而对前 述第2绝缘层蚀刻除去直到前述第1绝缘层露出为 止,并在前述第2绝缘层上形成第2开孔的制程; 前述第3绝缘层及前述侧壁绝缘上形成第4绝缘层 藉以填埋前述第2开孔的制程; 在前述第2开孔之上方形成抗蚀剂具有开孔径大于 前述第2开孔之孔图案的制程; 以前述第1.第3.及第4绝缘层易于被蚀刻,而前述第2 绝缘层不易被蚀刻之条件,并藉由在前述第1.第2. 第3.及第4绝缘层和前述侧壁绝缘层上以前述抗蚀 剂为光罩而实施蚀刻,俾于贯穿前述第1.第2.第3.及 第4绝缘层以到达前述导电区域,且形成在前述第1 及第2绝缘层部具有与前述第2开孔之开孔径约略 相同的直径,而在前述第4绝缘层部具有与前述孔 图案之开孔径约略相同开孔径之开孔的制程;以及 经由前述孔再与前述导电区域作电气的连接,并形 成延伸于前述第4绝缘层上之导电层的制程者。2. 如申请专利范围第1项之半导体装置之制法,其中 前述第4绝缘层系形成具有平坦化之上部表面者。 3.如申请专利范围第1项之半导体装置之制法,其中 前述侧壁绝缘层系具有与前述第1绝缘层不同之被 蚀刻特性者。4.一种半导体装置之制法,其特征为 具备: 在半导体基板之主表面上互相隔开预定距离而形 成第1及第2导电区域的制程; 在前述半导体基板的主表面上形成第1绝缘层的制 程; 在前述第1绝缘层上形成具有被蚀刻特性与前述第 1绝缘层不同之第2绝缘层的制程; 在前述第2绝缘层上形成具有与前述第1绝缘层具 略同之被蚀刻特性,且在第1及第2导电区域上方具 有第1及第2开孔的第3绝缘层之制程; 各在前述第1及第2开孔侧壁上形成第1及第2侧壁绝 缘层的制程; 以前述第1及第2侧壁绝缘层及前述第3绝缘层为光 罩蚀刻除去前述第2绝缘层直到前述第1绝缘层之 表面露出为止,并在前述第2绝缘层上形成第3及第4 开孔之制程; 在前述第3绝缘层及第1及第2侧壁绝缘层上形成第4 绝缘层藉以填埋前述第3及第4开孔的制程; 在前述第4绝缘层上形成在前述第3开孔的上方具 有比前述第3开孔的开孔径大的开孔图案的第1抗 蚀剂的制程; 以前述第1.第3.及第4绝缘层易于蚀刻,而前述第2绝 缘层不易蚀刻之条件,在前述第1.第2.第3.及第4绝 缘层和前述之第1侧壁绝缘层上以前述第1抗蚀剂 为光罩实施蚀刻,藉以贯穿前述第1.第2.第3.及第4 的侧壁绝缘层而到达前述第1导电区域,且在前述 第1及第2绝缘层部形成具有和前述第3开孔径约略 相同直径的孔,并在前述第4绝缘层部形成具有与 前述第1抗蚀剂之开孔图案的开孔径约略相同之开 孔径的第1开孔之制程; 经由前述第1孔与前述第1导电区域作电气的连接, 并形成延长到前述第4绝缘层上的第1导电层之制 程; 为了覆盖前述第1导电层而在前述第4绝缘层上,形 成与前述第1绝缘层具略同质的被蚀刻特性的第5 绝缘层之制程;及 在前述第5绝缘层上形成在前述第4开孔的上方具 有比前述第4开孔的开孔径大的开孔径之开孔图案 的第2抗蚀剂之制程; 以前述第1.第3.第4及第5绝缘层易于蚀刻,而前述第 2绝缘层不易蚀刻之条件,在前述第1.第2.第3.第4及 第5绝缘层和前述第2侧壁绝缘层上以前述第2抗蚀 剂为光罩而实施蚀刻,藉以贯穿前述第1.第2.第3.第 4及第5的侧壁绝缘层而到达前述第2导电区域,且在 前述第1及第2绝缘层部形成具有前述第4开孔径约 略相同直径的开孔,并在前述第4及第5绝缘层部形 成具有与前述第2抗蚀剂之开孔图案的开孔径约略 相同之开孔径的第2开孔之制程;及 经由前述第2孔与前述导电区域作电气的连接,并 形成延长到前述第4绝缘层的第2导电层之制程者 。5.如申请专利范围第4项之半导体装置的制法,其 更具备: 在前述第1导电层上形成具有被蚀刻特性与前述第 1绝缘层不同之第6绝缘层的制程;及 为了覆盖前述第1导电层而形成具有被蚀刻特性与 前述第1绝缘层不同之第3侧壁绝缘层的制程, 而前述第5绝缘层系形成于前述第6绝缘层及前述 侧壁绝缘层上者。6.一种半导体装置,其特征为具 备: 半导体基板,具有主表面; 导电区域,形成于前述半导体基板的主表面上; 第1绝缘层,形成于前述半导体基板的主表面上; 第2绝缘层,形成于前述第1绝缘层上,且具有与前述 第1绝缘层不同之被蚀刻特性; 第3绝缘层,形成于前述第2绝缘层上,且具有与前述 第1绝缘层略同之被蚀刻特性;及 第4绝缘层,形成于前述第3绝缘层上,且具有与前述 第1绝缘层略同之被蚀刻特性, 在前述第1.第2.第3及第4绝缘层上,形成贯穿该等之 绝缘层而到达前述半导体基板的主表面上所形成 之前述导电区域的开孔, 在前述孔在前述第1及第2绝缘层上所形成的部份, 具有比利用习知之照相制版技术而可形成之最小 加工尺寸还要小的第1开口径,而在前述第4绝缘层 上所形成的部份,则具有比第1开孔径还大的第2开 孔径,更具备 经由前述开孔并与前述导电区域作电气连接,且延 长到第4绝缘层上的导电层者。7.如申请专利范围 第6项之半导体装置,其中前述第4绝缘层具有已平 坦化之上部表面者。8.如申请专利范围第6项之半 导体装置,其中更具备前述第3绝缘层之侧壁上所 形成的侧壁绝缘层,藉以限定前述开孔之前述第2 开孔径者。9.如申请专利范围第6项之半导体装置, 其中前述侧壁绝缘层系具有与前述第1绝缘层不同 的被蚀刻特性者。10.如申请专利范围第6项之半导 体装置,其中更具备为了覆盖前述导电层之上部表 面而形成之第5绝缘层,及在前述导电层的侧壁上 所形成的第2侧壁绝缘层, 而前述第5绝缘层及前述第2侧壁绝缘层,系具有与 第1绝缘层不同的被蚀刻特性者。11.如申请专利范 围第6项之半导体装置,其中在前述半导体基板上 形成有DRAM之记忆体储存格, 而前述导电区域为MOS电晶体的源极/汲极区域, 而前述导电层可为位元线及电容器的储存节点的 任一者。图式简单说明: 第一图显示本发明实施形态1中半导体装置的构成 概略截面图。 第二图显示本发明实施形态1中半导体装置的制造 方法第1制程概略截面图。 第三图显示本发明实施形态1中半导体装置的制造 方法第2制程概略截面图。 第四图显示本发明实施形态1中半导体装置的制造 方法第3制程概略截面图。 第五图显示本发明实施形态1中半导体装置的制造 方法第4制程概略截面图。 第六图显示本发明实施形态1中半导体装置的制造 方法第5制程概略截面图。 第七图显示本发明实施形态1中半导体装置的制造 方法第6制程概略截面图。 第八图显示本发明实施形态1中半导体装置的制造 方法第7制程概略截面图。 第九图显示本发明实施形态1中半导体装置的制造 方法第8制程概略截面图。 第十图显示本发明实施形态1中半导体装置的制造 方法第9制程概略截面图。 第十一图显示本发明实施形态1中半导体装置的制 造方法第10制程概略截面图。 第十二图显示本发明实施形态1中半导体装置的制 造方法第11制程概略截面图。 第十三图显示本发明实施形态2中半导体装置的构 成概略截面图。 第十四图显示本发明实施形态3中半导体装置的构 成概略截面图。 第十五图显示本发明实施形态3中半导体装置的制 造方法第1制程概略截面图。 第十六图显示本发明实施形态3中半导体装置的制 造方法第2制程概略截面图。 第十七图显示本发明实施形态3中半导体装置的制 造方法第3制程概略截面图。 第十八图显示本发明实施形态3中半导体装置的制 造方法第4制程概略截面图。 第十九图显示本发明实施形态3中半导体装置的制 造方法第5制程概略截面图。 第二十图显示本发明实施形态3中半导体装置的制 造方法第6制程概略截面图。 第二十一图显示本发明实施形态3中半导体装置的 制造方法第7制程概略截面图。 第二十二图显示本发明实施形态3中半导体装置的 制造方法第8制程概略截面图。 第二十三图显示本发明实施形态3中半导体装置的 制造方法第9制程概略截面图。 第二十四图显示本发明实施形态3中半导体装置的 制造方法第10制程概略截面图。 第二十五图显示本发明实施形态3中半导体装置的 制造方法第11制程概略截面图。 第二十六图显示本发明实施形态3中半导体装置的 制造方法第12制程概略截面图。 第二十七图显示本发明实施形态3中半导体装置的 制造方法第13制程概略截面图。 第二十八图显示本发明实施形态3中半导体装置的 制造方法第14制程概略截面图。 第二十九图显示本发明实施形态3中半导体装置的 制造方法第15制程概略截面图。 第三十图显示本发明实施形态3中半导体装置的制 造方法第16制程概略截面图。 第三十一图显示本发明实施形态3中半导体装置的 制造方法第17制程概略截面图。 第三十二图显示本发明实施形态3中半导体装置的 制造方法第18制程概略截面图。 第三十三图显示本发明实施形态3中半导体装置的 制造方法第19制程概略截面图。 第三十四图显示本发明实施形态3中半导体装置的 制造方法第20制程概略截面图。 第三十五图显示本发明实施形态3中半导体装置的 制造方法第21制程概略截面图。 第三十六图显示本发明实施形态3的变形例对半导 体装置之构成概略截面图。 第三十七图显示本发明实施形态4中半导体装置的 构成概略截面图。 第三十八图显示本发明实施形态4中半导体装置的 制造方法第1制程概略截面图。 第三十九图显示本发明实施形态4中半导体装置的 制造方法第2制程概略截面图。 第四十图显示本发明实施形态4中半导体装置的制 造方法第3制程概略截面图。 第四十一图显示本发明实施形态4中半导体装置的 制造方法第4制程概略截面图。 第四十二图显示本发明实施形态4中半导体装置的 制造方法第5制程概略截面图。 第四十三图显示本发明实施形态4中半导体装置的 制造方法第6制程概略截面图。 第四十四图显示本发明实施形态4中半导体装置的 制造方法第7制程概略截面图。 第四十五图本发明实施形态4中半导体装置的制造 方法第8制程概略截面图。 第四十六图显示本发明实施形态4中半导体装置的 制造方法第9制程概略截面图。 第四十七图显示本发明实施形态4中半导体装置的 制造方法第10制程概略截面图。 第四十八图显示本发明实施形态4中半导体装置的 制造方法第11制程概略截面图。 第四十九图显示本发明实施形态4中半导体装置的 制造方法第12制程概略截面图。 第五十图显示本发明实施形态4中半导体装置的制 造方法第13制程概略截面图。 第五十一图显示第1先前例之半导体装置的构成概 略截面图。 第五十二图显示第1先前例之半导体装置的制造方 法第1制程概略截面图。 第五十三图显示第1先前例之半导体装置的制造方 法第2制程概略截面图。 第五十四图显示第1先前例之半导体装置的制造方 法第3制程概略截面图。 第五十五图显示第1先前例之半导体装置的制造方 法第4制程概略截面图。 第五十六图显示第1先前例之半导体装置的制造方 法第5制程概略截面图。 第五十七图为说明闸极电极层与导电层短路之第1 制程图。 第五十八图为说明闸极电极层与导电层短路之第2 制程图。 第五十九图为说明闸极电极层与导电层短路之第3 制程图。 第六十图导电层间防止短路之制造方法第1制程图 。 第六十一图导电层间防止短路之制造方法第2制程 图。 第六十二图显示导电层间防止短路之制造方法中 闸极电极层露出状态之概略截面图。 第六十三图显示第1先前例之半导体装置的制造方 法第1制程概略截面图。 第六十四图显示第2先前例之半导体装置的制造方 法第2制程概略截面图。 第六十五图显示第2先前例之半导体装置的制造方 法第3制程概略截面图。 第六十六图显示第2先前例之半导体装置的制造方 法第4制程概略截面图。 第六十七图显示第2先前例之半导体装置的制造方 法第5制程概略截面图。 第六十八图显示第2先前例之半导体装置的制造方 法第6制程概略截面图。 第六十九图显示第2先前例之半导体装置的制造方 法第7制程概略截面图。 第七十图为在位元线21上形成储存节点时之第1制 程图。 第七十一图为在位元线21上形成储存节点时之第2 制程图。 第七十二图为在位元线21上形成储存节点时之第3 制程图。 第七十三图为在位元线21上形成储存节点时之第4 制程图。 第七十四图为在位元线21上形成储存节点时之第5 制程图。 |
