| 摘要 |
<p>Die Erfindung betrifft einen digitalen Phase Locked Loop zur Synchronisation eines Ausgangstaktsignals (output clock) mit einem Referenztaktsignal (reference clock) bestehend aus einem numerisch gesteuerten Oszillator (2), der hinsichtlich seines gewünschten, insbesondere einer Bruchzahl entsprechenden Teilerwertes (Divisor) derart programmierbar ist, daß er zwischen mindestens zwei numerischen Teilerwerten umschaltbar ist und aus einem Phasendetektor (1), dem das Referenztaktsignal (reference clock) und das rückgekoppelte Ausgangstaktsignal (output clock) gemeinsam zugeführt werden und an dessen Ausgang ein der Phasendifferenz entsprechendes digitales Signal erzeugbar ist. Die Lösung der Erfindung sieht vor, daß der numerisch gesteuerte Oszillator mindestens zwei separat hinsichtlich ihrer Teilerwerte programmierbare und derart zueinander in Kaskadenschaltung angeordnete Teilerstufen (4a, 4b, 4c) (DIV M/N; DIV O/P; DIV Q) aufweist, daß ein Eingangssignal einer vorgeordneten Teilerstufe durch ein Ausgangstaktsignal einer nachgeordneten Teilerstufe gebildet wird, und daß das Ausgangstaktsignal einer vorgeordneten Teilerstufe das Taktsignal einer nachgeordneten Teilerstufe bildet.</p> |
