| 主权项 |
1.一种半导体记忆装置,其为具有总括写入模式以行单位进行数据之写入,其特征在于具备有:储存器阵列,包含有配列成行列状之复数之储存器单元,及对应于各行所设置之字线,及对应于各列所设置之bit线偶;数据输出入线偶,在前述储存器阵列及外部之间用以进行数据之输入者;列选择闸,对应于各bit线偶所设置,连接于其对应之bit线偶及前述数据输出入线偶的一端之间;行选择装备,根据行地址信号,用以选择前述储存器阵列中之任一之字线;列选择装备,根据列地址信号,用以选择前述储存器阵列中之任一之bit线偶,使对应于该bit线偶之列选择闸导通;及写入装备,连接于前述数据输出入线偶之他方端,透过依前述列选择装备所选择之bit线偶在对应于依前述行选择装备所选择之字线的储存器单元上写入由外部所提供之数据;其中,前述列选择装备,系依被指示之前述数据总括写入模式用以选择前述储存器阵列中之所有的bit线偶,以使对应于选择后之各bit线偶的列选择闸导通。2.如申请专利范围第2项之半导体记忆装置,其中,前述储存器阵列之bit线偶,系将每一邻接之2组bit线偶预先予以群化,而在前述储存器阵列和外部之间系藉由2组数据输出入线偶而做为数据之输出入。3.如申请专利范围第2项之半导体记忆装置,其中,前述写入装备,系根据被指示后之倒转写入模式,使由前述外部所提供之2bit的数据中之一方数据倒转而写入者。4.如申请专利范围第1项之半导体记忆装置,其中,更具备有第3列选择闸,系对应于各集团之2组bit线偶中的一方bit线偶所设置,并连接于其对应之bit线偶及对应之数据输出入线偶的一端之间,而各集团之2组之bit线偶及前述2组之数据输出入线偶,系分别藉由前述第1及第2之列选择闸以正相所连接,而各集团之2组bit线偶中之一方bit线偶及其对应之数据输出入线偶,系藉由前述第3列选择闸以反相所连接,而前述列选择装备,系根据被指示后之倒转写入模式使取代前述第2列选择闸之前述第3列选择闸导通。5.如申请专利范围第2项之半导体记忆装置,其中,前述储存器阵列系由配列于前述bit线偶之延在方向之复数之储存器阵列所构成,而前述列选择系共通设置于前述复数之储存器阵列上,且前述数据输出入线偶系对应于前述复数之各储存器阵列而予以设置;更进而具备有:列选择线,系对应于各位元线偶并共通设置于前复数之储存器阵列上、及模式设定装备,用以设定以Nbit单位进行数据之输出入的第1模式、或第2模式以Nbit单位(但,M>N)进行数据之输出入;前述行选择装备,系根据行地址信号,藉由前述模式设定装备设定前述第1或第2模式,依此选择前述复数之储存器阵列中之N个或M个储存器阵列,并用以选择已选择后之各储存器阵列中之任一字线,而前述列选择装备,系根据列地址信号,用来选择复数之前述列选择线中任一列选择线,以构成使对应于该列选择线之列选择闸导通者。6.如申请专利范围第5项之半导体记忆装置,其中,前述行选择装备,系根据行地址信号,依据被指示后之前述总括写入模式用以选择前述复数之储存器阵列中之M个储存器阵列,并用以选择后之各储存器阵列中之任一字线。7.如申请专利范围第1至6项中任一项之半导体记忆装置,其中,前述写入装备,系包含有:第1充放电配备,对应于各数据输出入线所设置,根据由前述外部所提供之数据进行其对应之数据输出入线的充放电;及第2充放电配备,对应于各数据输出入线所设置,根据被指示后之前述总括写入模式与前述第1充放电配备一起进行其对应之数据输出入线的充放电。8.如申请专利范围第1至6项中任一项之半导体记忆装置,其中,前述写入装备,系包含充放电配备,对应于各数据输出入线所设置,根据由前述外部所供之数据,通常系仅以第1时间进行其对应之数据输出入线的充放电,而根据被指示后之前述总括写入模式仅以比前述第1时间更长之第2时间进行其对应之数据输出入线的充放电。图示简单说明:第一图系显示藉由本发明之实施形态1构成DRAM之一部分省略的电路方块图。第二图系显示有关第一图所示之储存器面层MM1的部分构成更详细一部分省略之电路方块图。第三图系显示藉由本发明之实施形态2构成DRAM之写入电路一部分省略的电路方块图。第四图系显示藉由本发明之实施形态3构成DRAM之重要部分的电路方块图。第五图系显示藉由本发明之实施形态4构成含于DRAM之写入电路之充放电电路的电路方块图。第六图系显示藉由本发明之实施形态5构成DRAM之写入时间控制电路的电路方块图。第七图系显示第六图所示写入时间控制电路之动作的时序图。第八图系显示构成先前之DRAM的一部分省略电路方块图。|| |
