具有简单测试装置之随机存取记忆体

摘要

一种动态随机存取记忆体(DRAM)，含有以列及行排列之记忆储存格阵列、每列中因应于一列位址之字元线，以及每行中一对补数位元线。此DRAM于每一行中亦含有一连接于一侦测致能与该对补数位元线之间的侦测放大器。此侦测放大器系一对交耦NFET，而NFET之源极连接至该侦测放大器致能。一位元线预充连接至每一对补数位元线。位元线预充系连接于该补数位元线对与一参考电压之间。一测试控制电路因应于一测试控制信号，选择性地使该侦测放大器保持除能状态，并使该等位元线对保持于预充状态。连接于该侦测放大器与一负载致能间的主动式侦测放大器负载使资料闩锁于侦测放大器内。此主动式侦测放影器负载系一对连接至该侦测放大器之交耦PFET，而PFET之源极连接至该负载致能。每一行可选择性地含有多个位元线对，每一对皆连接至一多工器输入。在此实施例中，侦测放大器系连接至该多工器之输出与侦测放大器致能间。因为此控制电路使用等化电压来除能侦测放大器，所以储存格边际系以一种新方式予以测试。储存于储存格中的电压受到改变，而非改变侦测放大器参考电压。所以储存格信号边际系藉由改变储存格信号Ｖs而予以测试。Ｖs可经选择以决定一高及低之信号边际。

主权项

1. 一种动态随机存取记忆体(DRAM),包括一以列及行 排 列之记忆储存格阵列,每列中因应于一列位址之一 字元线 ,以及每行中一对补数位元线,该DRAM另包括: 每行中连接于一侦测致能与该补数位元线对之间 的一侦测 放大器; 一连接至每一补数位元线对之位元线预充,该位元 线预充 系连接于该补数位元线对与一参考电压之间;以及 因应于一测试控制信号,选择地使该侦测放大器保 持除能 状态,并使该等位元线对保持于预充状态之测试控 制装置 。2. 根据申请专利范围第1项之DRAM,其中该侦测放 大器系 由一连接于该侦测放大器与一负载致能间之主动 侦测放大 器负载所闩锁。3. 根据申请专利范围第2项之DRAM, 其中该测试控制装置 含有因应于该测试控制信号而供选择性地使该主 动侦测放 大器负载保持除能之装置。4. 根据申请专利范围 第2项之DRAM,其中当测试控制信号 系于第一状态时,测试控制装置因应于一第一定时 信号将 该位元线预充除能,并因应于一第二定时信号将侦 测放大 器及主动侦测负载致能,而当测试控制信号系于第 二状态 时,该等位元线系保持于该预充状态,而侦测放大 器及主 动侦测放大器负载则保持除能。5. 根据申请专利 范围第4项之DRAM,其中该负载致能系自 该侦测放大器致能所延迟。6. 根据申请专利范围 第5项之DRAM,其中侦测放大器系一 对交耦NFET,该等NFET之源极连接至该侦测放大器致 能。7. 根据申请专利范围第6项之DRAM,其中主动侦 测放大器 负载系一对交耦PFET,该等PFET之源极连接至该负载 致能 。8. 根据申请专利范围第4项之DRAM,其中系藉由保 持该侦 测放大器致能及负载致能于该参考电压,而使侦测 放大器 及主动侦测放大器负载予以除能。9. 一种动态随 机存取记忆体(DRAM),包括一以列及行排 列之记忆储存格阵列,每列中因应于一列位址之一 字元线 ,以及每行中一对补数位元线,该DRAM另包括: 每行中连接于一侦测致能与该补数位元线对之间 的一侦测 放大器,该侦测放大器系一对交耦NFET,该等NFET之源 极 系连接至该侦测放大器致能; 一连接于侦测放大器与一负载致能间之主动侦测 放大器负 载,该主动侦测放大器负载系一对交耦PFET,该等PFET 之 源极系连接至该负载致能; 一连接至每一补数位元线对之位元线预充,该位元 线预充 系连接于该补数位元线对与一参考电压之间;以及 因应于一测试控制信号,选择性地使该侦测放大器 及该侦 测放大器负载保持除能状态,并使该等位元线对保 持于预 充状态之测试控制装置。10. 根据申请专利范围第 9项之DRAM,其中当测试控制信 号系于第一状态时,测试控制装置因应于一第一定 时信号 将该位元线预充除能,并因应于一第二定时信号将 侦测放 大器及主动侦测负载致能,而当测试控制信号系于 第二状 态时,该等位元线系保持于该预充状态,而侦测放 大器及 主动侦测放大器负载则保持除能。11. 根据申请专 利范围第10项之DRAM,其中该负载致能系 自该侦测放大器致能所延迟。12. 根据申请专利范 围第9项之DRAM,其中系藉由保持该 侦测放大器致能与负载致能于该参考电压,而使侦 测放大 器及主动侦测放大器负载予以除能。13. 根据申请 专利范围第9项之DRAM,其中每行皆含有多 个位元线对,每一位元线对连接至一多工器输入, 而该侦 测放大器系连接于该多工器之一输出与该侦测放 大器致能 之间。14. 一种动态随机存取记忆体(DRAM),包括一 以列及行排 列之记忆储存格阵列,每列中因应于一列位址之一 字元线 ,以及每行中多个补数位元线对,该DRAM另包括: 每行中之一多工器,每一位元线对连接至该多工器 之一输 出; 每行中连接于一侦测致能与该多工器之一输出间 之一侦测 放大器,该侦测放大器系一对交耦NFET,该等NFET之源 极 连接至该侦测放大器致能; 一连接于该侦测放大器与一负载致能间之主动侦 测放大器 负载,该主动侦测放大器负载系一对交耦PFET,该等 PFET 之源极连接至该负载致能; 一连接至每一补数位元线对之位元线预充,该位元 线预充 系连接于该补数位元线对与一参考电压之间;以及 测试控制装置,当该测试控制信号系于第一状态时 ,因应 于一第一定时信号将该位元线预充予以除能,并因 应于一 第二定时信号将该侦测放大器及主动侦测负载予 以致能, 当该测试控制信号系于一第二状态时,该等位元线 系保持 于该预充状态,而该侦测放大器及主动侦测放大器 负载则 保持除能。15. 根据申请专利范围第14项之DRAM,其 中该负载致能系 自该侦测放大器致能所延迟。16. 根据申请专利范 围第14项之DRAM,其中系藉由保持侦 测放大器致能与负载致能于该参考电压,而将侦测 放大器 及主动侦测放大器负载予以除能。图示简单说明: 图1为先前技艺之宽I/O RAM之示意图; 图2A为先前技艺之剖面片段中电晶体层级之示意 图; 图2B为图2A之时序图; 图3为该先前技艺方法可测试之RAM位元线等化图; 图4A-C为依据本发明较佳实施例之一阵列剖面、一 侦测电 路与控制逻辑之示意图; 图5为依据本发明较佳实施例,用以测试储存格信 号边际 之图4A-C之RAM的时序图;以及 图6为依据本发明较佳实施例,用以测试DRAM储存格 信号