三重分开闸极PMOS快速记忆元件

摘要

本发明系有关于一种三重分开闸极ＰＭＯＳ快速记忆元件，主要系指在一Ｐ型基体上成长一Ｎ型位阱区，并在Ｎ型位阱区植入有一Ｐ＋源极、一Ｐ＋汲极、及其间形成之通道，利用一穿透氧化层所形成之第一绝缘层使Ｎ型位阱区表面及Ｐ＋汲极与在其上方成长之浮动闸极绝缘，而在浮动闸极上方成长一控制闸极，并利用第一间极绝缘体形成之第二绝缘层使两者绝缘、控制闸极上方亦成长有一选择闸极，且利用第二间极绝缘体形成之第三绝缘层达到两者绝缘功能；选择闸极还有一延伸部分，具有可预防元件超过贮存资料能限之功效；更具体而言，本发明之快速记忆元件将提供一可数位选择贮存资料路径，并在不影响其功效之前提下，可利用较低之汲极与位阱区间接面系压，故相对地可缩减通道长度、缩减元件体积、消耗能量较少、及使元件组成装置位处较低电压状态者。

主权项

1. 三重分开闸极PMOS快速记忆元件,其主要结构包含有:一N-型位阱区,并在其内植入有一P+源极、一P+汲极,及一在源极和汲极间之通道区;一第一绝缘层,系成长于位阱区上;一浮动闸极,系成长于第一绝缘层上;一第二绝缘层,系成长于浮动闸极上;一控制闸极,系成长于第二绝缘层上;一第三绝缘层,系成长于控制闸上;一选择闸极,系成长于第三绝缘层上;其中,该选择闸极还包含有一横跨于P+源极上方,可防止元件超过贮存资料功能之选择闸极延伸部分,而控制闸极系为可控制元件之贮存及抹除动作者。2. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该抹除记忆之动作系指经由通道区,将浮动闸极之电荷导入源极、汲极、及通道区者。3. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该贮存记忆之动作系指将热电子从N型位阱区及P+汲极接面注入浮动闸极者。4. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该浮动闸极内部是为无电荷且临界电压为介于-1.5V至6.0V间之状态。5. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该记忆元件之临界电压可藉由在通道区里植入磷(P)来调整。6. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该记忆元件之临界电压可藉由在通道区里植入砷(As)来调整。7. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该浮动闸极贮存资料之方法,主要步骤包括有: 在元件之源极及N型位阱区内供应一第一偏压; 在汲极内供应有一第二偏压; 在选择闸极内供应有一第三偏压; 在元件之控制闸极内供应有一第四偏压;因热电子可从N型位阱区注入浮动闸极内,造成浮动闸极之充电现像。8. 如申请专利范围第1项或第7项所述之三重分开闸极PMOS快速记忆元件,其中该贮存资料方法之第一偏压是为介于5V及15V之间;第二偏压介于0V及2V间;第三偏压介于0V及15V间;及第四偏压是为15V。9. 如申请专利范围第1项或第7项所述之三重分开闸极PMOS快速记忆元件,其中该贮存资料方法之第一偏压亦可为介于5V及15V间;第二偏压可为介于0V及2V间;第三偏压介于0V及15V间;及第四偏压亦可为是一从接近0V逐渐增加至15V之斜坡电压(ramped voltage)。10. 如申请专利范围第1项或第7项所述之三重分开闸极PMOS快速记忆元件,其中该贮存资料动作后之临界电压介于-2V及6V之间。11. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该浮动闸极抹除资料方法之主要步骤包括有: 在元件之源极和N型位阱区内施以一第一偏压; 在汲极内施以一第二偏压; 在选择闸极内施以一第三偏压; 在元件之控制闸极内施以一第四偏压;通道区内之电荷将从浮动闸极导入至元件之N型位阱区、P+源极、及P+汲极区内,造成浮动闸极之放电现像。12. 如申请专利范围第1项或第11项所述之三重分开闸极PMOS快速记忆元件,其中该抹除资料方法之第一偏压可为介于15V及22V之间;第二偏压介于15V及22V间;第三偏压及第四偏压则为接近于0V。13. 如申请专利范围第1项或第11项所述之三重分开闸极PMOS快速记忆元件,其中该抹除资料方法之第一偏压亦可为介于3V及15V之间;第二偏压介于3V及15V间;第三偏压接近于0V;及第四偏压亦可介于-3V及-15V间。14. 如申请专利范围第1项或第11项所述之三重分开闸极PMOS快速记忆元件,其抹除资料动作后之临界电压介于-2.0V及-6.0V之间。15. 如申请专利范围第1项所述之三重分开闸极PMOS快速记忆元件,其中该浮动闸极读取资料方法之主要步骤包括有: 在元件之源极及N型位阱区内施以一第一偏压; 在选择闸极内施以一第二偏压; 在选择闸极内施以一第三偏压; 在汲极内施以一第四偏压。16. 如申请专利范围第1项或第15项所述之三重分开闸极PMOS快速记忆元件,其中该读取资料方法之第一偏压是介于0V及供应电压Vcc间;第二偏压是介于OV及低于供应电压Vcc约1伏特之电压;第三偏压则是介于0V及供应电压Vcc间;而第四偏压是介于0V及低于供应电压Vcc约2伏特之电压。图示简单说明:第1图:系为本发明记忆元件之剖面示意图。第2图:系为本发明记忆元件之贮存资料部分剖面示意图。第3a及3b图:系为本发明记忆元件之读取资料部分剖面图。第4图:系为本发明记忆元件之抹除资料部分剖面图。