发明名称 二进制乘法器中的布斯编码器
摘要 将n位及m位二进制乘数和被乘数相乘的二进制乘法器中的部分积发生器包括n/2或(n+1)/2个布斯编码器,各编码器产生一部分积,并含有:第一及第二倒相器,分别对第一及第二扩展了两个数位即m+2位的被乘数倒相;第一分路器,从第一和第二倒相的被乘数中选出一个;加1逻辑电路,在选出的二进制数上加1;第二分路器,选择第一、第二扩展的被乘数、或加1后的二进制数,产生部分积,各分路器的选择由从n位的乘数导出的一选择码控制。
申请公布号 CN1117165A 申请公布日期 1996.02.21
申请号 CN95108645.6 申请日期 1995.08.14
申请人 大宇电子株式会社 发明人 金永准
分类号 G06F7/52 主分类号 G06F7/52
代理机构 永新专利商标代理有限公司 代理人 蹇炜
主权项 1、一种用来将一个并行n位二进制乘数和一个并 行m位二进制被乘数相乘的二进制乘法装置,其中n和 m都分别为正整数,该装置包括: 带有n/2个(若n为偶数)或(n+1)/2个 (若n为奇数)部分积发生装置的装置,用来将乘数中 的n个数位与被乘数中的m个数位相乘,以产生n/2 个(若n为偶数)或(n+1)/2个(若n为奇数) 部分积; 用来把在n位二进制乘数的最低位(“LSB”) 的右侧添加了一个虚位的数串分群成n/2个(若n为 偶数)或(n+1)/2个(若n为奇数)由三个数位 构成的数据群,即三数位群的装置,该分群以虚位的位 置开始,上述n/2个或(n+1)/2个三数位群中 的两个相邻的三数位群之间有一个相交叠数位,其中各 个三数位群被分别提供给各个部分积发生装置; 用来将上述n/2个或(n+1)/2个部分积相 加以产生一个最终部分积和一个进位部分积的装置;以 及 用来将最终部分积和进位部分积相加以产生一个最 终乘积的装置, 其中上述每个部分积发生装置含有: 第一扩展装置,用来以一个并行m+2位二进制数 ATO扩展m位被乘数,其中上述ATO中的两个扩展 数位由两次复制该m位被乘数中的最高位(“MSB”) 得到,它们被添加在该MSB的左侧; 第二扩展装置,用来以一个并行m+2位二进制数 BTO扩展m位被乘数,其中上述BTO中的两个扩展 数位之一由复制m位被乘数中的MSB得到,它添加在 该MSB的左侧,另一个扩展数位是二进制数“0”, 添加在LSB的右侧; 第一倒相器,用来对来自第一扩展装置的m+2位 二进制数ATO倒相,以产生一个倒相m+2位二进制 数ATT; 第二倒相器,用来对来自第二扩展装置的m+2位 二进制数BTO倒相,以产生一个倒相m+2位二进制 数BTT; 第一分路器,用来在对向它提供的一个三数位群作 出响应时从倒相m+2位二进制数ATT和倒相m+2 位二进制数BTT中选择一个作为输出,其中该三数位 群被用作选择输出操作的选择码; 加“1”逻辑电路,用来在从第一分路器选择的输 出上逻辑加上一个二进制数“1”,以产生一个m+2 位二进制数CT+1;以及 第二分路器,用来在对三数位群作出响应时从m+ 2位二进制数ATO、m+2位二进制数BTO、和m +2位二进制数CT+1中选择一个作为输出,由该第 二分路器所选择的输出就是上述各个部分积发生器的部 分积。
地址 韩国汉城