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EL DISPOSITIVO COMPRENDE UN CIRCUITO DE INSERCION PARA INSERTAR, JUNTO A CADA SALTO DE FASE DEBIDO A UN SALTO DE PUNTEADOR, UNA PLURALIDAD DE SALTOS DE FASE DE ALISADO, SEGUN UN MOTIVO DE ALISADO DETERMINISTA, PARA ELIMINAR , TRAS EL PASO POR UN DESINCRONIZADOR CONVENCIONAL, LOS EFECTOS DE LA CUANTIFICACION DE LOS SALTOS DE FASE. TAMBIEN SE PREVE, EN EL CASO EN EL QUE CADA SALTO DE FASE DEBIDO A UN SALTO DE PUNTEADOR COMPRENDE UNA PLURALIDAD DE BITO, UN CIRCUITO DE CONTROL PARA DESCOMPONER ESTE SALTO EN UNA PLURALIDAD DE SALTOS ELEMENTALES Y MANDAR LA INSERCION DE ESTOS SALTOS DE MANERA ADAPTADA A LA FRECUENCIA DE APARICION DE LOS SALTOS DE PUNTEADOR . LA INVENCION SE APLICA EN PARTICULAR PARA LAS REDES BASADAS EN LA JERARQUIA SINCRONA CONOCIDA POR EL NOMBRE DE S.D.H.("SYNCHRONOUS DIGITAL HIERARCHY").
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