| 主权项 |
1.一种供整合式半导体联结用并供不同高度及一个介于高和低位置之间的大区域微动力组件之整体平面化方法,先涂上第一层后结构化并涂上第二层然后再进行研磨,其特征为:-藉测量来决定阶级的高度,-涂上第一层,其厚度与阶级测得的高度一致,-运用摄影技术去除较高区域中的第一层,只让较高区域边缘的第一层以腹板的方式存留,-涂上第二层,-运用研磨法将表面的整个,较高及较低位置表面磨平。2.一种对具有一个电晶体记忆器之各单元之半导体记忆器配置之整体平面化方法,于此方法中-记忆单位元配置于高置放单元阵列(Z)而其外布线则配置于低置放周边(P),-记忆单位元具一位元线(10)配置于该电晶体之上,及一电容器(11,47,16)配置于该位元线上,-各电容器配置于第一隔离层(15)上,并遮覆单元阵列(Z)及周边(P),具有以下之方法步骤:-跨于整个表面沉积第一介质(50)于诸电容器及第一绝缘层(15)上,其厚度系对应于各电容器(11,47,16)之高度,-藉照相制版程序之助移除单元阵列(Z)中之第一介质(50),余留于单元阵列之边界地区中者则作为翼肋(50a),-跨于整个表面沉积第二介质(51),-藉CMP步骤整平整个表面。3.如申请专利范围第1或2项之整体平面化方法,其中有关于下置区域之材料而选择之蚀刻方法系用以移除第一介质(50)。4.如申请专利范围第1或2项之整体平面化方法,其中于CMP步骤中,翼肋(50a)上之整个第2介质(51)被移除,而仅有第二介质层之一部份厚度在其它各点被移除。5.如申请专利范围第1或2项之整体平面化方法,其中氧化矽层经沉积作为第一与第二介质(50,51)。6.如申请专利范围第2项之整体平面化方法,其中在电容器(11,47,16)之产生前,第一隔离层(15)系藉CMP步骤之助而整体平面化。7.一种整合式半导体排置或各种不同高度和介于较高及较低范围之间的阶级的微动力组件,可运用研磨法抛光,在较低区域中存在着第一层和第二层,并且在整个区域中除了边缘区域外仅有第二层,其特征为藉着介于较高和较低区域之间的阶级而预先确定第一层的厚度,而且,在半导体排置表面的全部上,较高和较低区域被研磨和抛光。8.如申请专利范围第7项之积体半导体电路或微机械组件,其中于至少在边界地区之部份上仅有第一层(50)。图1显示根据本发明之方法执行后记忆器单元及切开周边之截面。图2至图4显示单元阵列边界之半导体基座以切开形式之截面,藉以例示本发明之一具体实施例之处理步骤。 |
