| 主权项 |
1﹒一种半导体记忆装置,具备有:多个块,各包含有 多个记忆器单元;多个 输出线对偶,被设置成对应到上述之多个块,包含 有第1和第2输出线分 别用来扩任对应之块到外部之互补资料信号之传 达;选择装置,依照位址 信号,用来选择上述多个块中之任何一个;多个等 化装置,被设置成对应 到上述之多个块,分别用来使对应之块之第1和第2 输出线进行等化;和 等化控制装置,在资料读出时,用来回应上述位址 信号之变换,利用被设 置成对应到上述选择装置所选择之块之等化装置 来解除等化,2﹒如申请 专利范围第1项之半导体记忆装置,其中上述之多 个等化装置各包含有场 效半导体元件具有第1和第2导通端子分别连接到 构成对应之输出线对偶 之第1和第2输出线和具有控制端子;上述之等化控 制装置用来控制上述 场效半导体元件之控制端子之电位。 3﹒一种半导体记忆装置,具备有:多个记忆器单元 块,各具有多个记忆器单 元;多个输出线对偶,被设置成对应到上述之多个 记忆器单元块,用来传 达从对应之记忆器单元块之被选择记忆器单元读 出之资料为根据之互补资 料信号;和多个等化装置,被设置成对应到上述之 多个输出线对偶,分别 用来回应根据块判别信号之控制信号,藉以使输出 线对偶等化,该块判别 信号用来选择上述多个记忆器单元块之任何一个 。图示简单说明: 图1是概略方块图,用来表示本发明 之一实施例之DRAM之全体构造。 图2是电路图,用来表示图1中之任 何一个之等化电路及其附图之构造。 图3是时序图,用来说明图1之DRAM 之资料读出时之动作。 图4是概略方块图,用来表示本发明 之另一实施例之DRAM之全体构造。 图5是电路图,用来表示图4之选择 块判别电路之构造实例。 图6是电路图,用来表示图4中之任 何一个之等化电路之构造。 图7是概略方块图,用来表示被分割 成一些块之习知之DRAM之全体构造。 图8是电路图,用来表示图7中之任 何一个之块之内部构造。 图9是电路图,用来表示图7中之任 何一个之等化电路之构造。 4 图10是时序图,用来说明图7之DRAM 之资料读出时之动作。 |
