| 主权项 |
1.一种双资料率同步DRAM积体电路,系包括用以接收 当作输入的外部时脉信号及产生内部时脉信号的 时脉缓冲器、及用以接收当作输入的外部资料触 发信号及产生内部资料触发信号资料触发缓冲器, 其系包含: 一第一逻辑电路,用以接收当作输入的来自外部之 单资料率模式信号及内部时脉信号并产生该资料 触发时脉信号;及 一第二逻辑电路,用以接收当作输入的资料触发缓 冲器之输出及资料触发时脉信号,并产生该资料触 发时脉信号, 其中该资料触发缓冲器系接收当作输入的外部资 料触发信号及该单资料率模式信号,并会产生输出 。2.如申请专利范围第1项之双资料率同步DRAM积体 电路,其中当该单资料率模式信号激励时,该资料 触发时脉信号便会响应该内部时脉信号产生,而且 当该单资料率模式信号未激励时,便不会产生。3. 如申请专利范围第1项之双资料率同步DRAM积体电 路,其中当该单资料率模式信号未激励时,该内部 资料触发信号系响应该外部资料触发信号而产生, 而且当该单资料率模式信号激励时,便响应该资料 触发时脉信号而激励。4.如申请专利范围第1项之 双资料率同步DRAM积体电路,其中该第一逻辑电路 系在该内部时脉信号及该单资料率模式信号上执 行NAND运算。5.如申请专利范围第1项之双资料率同 步DRAM积体电路,其中该第二逻辑电路系在资料触 发缓冲器的输出及该资料触发时脉信号上执行AND 运算。6.如申请专利范围第1项之双资料率同步DRAM 积体电路,其中当单资料率模式信号激励时,该资 料触发缓冲器会输出逻辑高位准,而且当该单资料 率模式信号未激励时,便会输出该外部资料触发信 号。7.如申请专利范围第1项之双资料率同步DRAM积 体电路,其中当该双资料率同步DRAM积体电路的栏 位址触发(CAS)潜伏値为1时,该单资料率模式信号便 会激励。8.一种双资料率同步DRAM积体电路,其系包 含: 一第一缓冲器,用以改变外部时脉信号的电压位准 ; 一脉冲产生器,用以接收当作输入的第一缓冲器输 出,在外部时脉的昇缘上产生脉冲信号,及输出当 作内部时脉信号的脉冲; 一第一逻辑电路,用以接收当作输入的来自外部之 单资料率模式信号及该内部时脉信号,并产生资料 触发时脉信号; 一第二缓冲器,用以接收当作输入的外部资料触发 信号及该单资料率模式信号,并响应该单资料模式 信号而改变该外部资料触发信号的电压位准;及 第二逻辑电路,其系用以接收当作输入的第二缓冲 器输出及该资料触发时脉信号,并产生内部资料触 发信号。9.如申请专利范围第8项之双资料率同步 DRAM积体电路,其中该当该单资料信号率模式信号 激励时,该第一逻辑电路会响应该外部时脉信号而 输出该资料触发时脉,而且当该单资料率模式信号 未激励时,便不会输出该资料触发时脉信号。10.如 申请专利范围第8项之双资料率同步DRAM积体电路, 其中当该单资料率模式信号激励时,该第二缓冲器 会输出逻辑高位准,而且当该单资料率模式信号未 激励时,便会响应该外部资料触发信号而产生输出 。11.如申请专利范围第8项之双资料率同步DRAM积 体电路,其中该第二逻辑电路会在该第二缓冲器的 输出和资料触发时脉信号上执行AND运算,并产生该 内部资料触发信号。12.如申请专利范围第8项之双 资料率同步DRAM积体电路,其中当该双资料率同步 DRAM积体电路的CAS潜伏値为1时,该单资料率模式信 号便会激励。13.如申请专利范围第8项之双资料率 同步DRAM积体电路,其系进一步包含藉由接收当作 输入的来自外部之资料罩幕信号而产生第一和第 二内部罩幕信号的第一控制器、内部时脉信号、 内部资料触发信号、及另外的单资料率模式信号, 而且当其它单资料率模式信号未激励时,会响应该 资料罩幕信号而产生该等第一和第二内部罩幕信 号,而该资料罩幕信号系当作来自外部与该内部时 脉信号同步的输入及该内部资料处发信号而接收, 而且当其它单资料率模式信号激励时,便响应当作 来自外部输入而接收的该资料罩幕信号而产生第 一内部罩幕信号,并激励该第二内部罩幕信号。14. 如申请专利范围第13项之双资料率同步DRAM积体电 路,其中当该资料率同步DRAM积体电路的猝发长度 値为1时,另一单资料率模式信号便会激励。15.如 申请专利范围第13项之双资料率同步DRAM积体电路, 其系进一步包含第二控制器,其系用以响应来自外 部输入、内部时脉信号、内部资料触发信号、第 一内部罩幕信号、及第二内部罩幕信号而输出第 一和第二资料,而且当第一内部罩幕信号未激励时 ,便会输出与内部时脉信号的升缘同步的第一资料 ,而当第一内部罩幕信号激励时,便不会输出第一 资料,当该第二内部罩幕信号未激励时,便会输出 与该内部时脉信号的下缘同步的第二资料,而且当 该第二内部罩幕信号激励时,便不会输出该第二资 料。16.如申请专利范围第8项之双资料率同步DRAM 积体电路,其中该脉冲产生器系包含: 一上昇脉冲产生器,用以接收当作输入的第一缓冲 器输出,并在该外部时脉信号的升缘产生脉冲; 一下降脉冲产生器,其系用以接收当作输入的第一 缓冲器输出及来自外部的脉冲控制信号,当该脉冲 控制信号激励时,在该外部时脉信号的下缘上产生 脉冲,而且当该脉冲控制信号未激励时,便不会产 生脉冲;及 一逻辑部分,其系藉由上升脉冲产生器输出及下降 脉冲产生器输出的组合而产生内部时脉信号。17. 如申请专利范围第16项之双资料率同步DRAM积体电 路,其中该逻辑部分是用以在该上升脉冲产生器输 出及该下降脉冲产生器输出上执行OR运算的逻辑 闸。18.一种双资料率同步DRAM积体电路,其系包含: 一缓冲器,其系用以输入时脉信号; 一逻辑部分,其系用以藉由接收当作输入的缓冲器 输出及单资料率模式信号而产生第一和第二控制 信号、当该单资料率模式信号未激励时,会响应该 时脉信号而输出该等第一和第二控制信号,而且当 该单资料率模式信号激励时,可激励该第一控制信 号及不激励该第二控制信号;及 一控制部分,其系用以接收当作输入的第一和第二 资料,当该等第一和第二控制信号未激励时,便不 会输出该等第一和第二资料,只有当该第一控制信 号激励时,便会输出该第一资料,而且当该等第一 和第二控制信号激励时,便会输出该等第一和第二 资料。19.如申请专利范围第18项之双资料率同步 DRAM积体电路,其中该逻辑部分系包含: 一逻辑电路,其系用以在缓冲器的输出及该单资料 率模式信号上执行OR运算,并输出该第一控制信号; 及 另一逻辑电路,其系用以在缓冲器的输出及该单资 料率模式信号上执行AND运算,并输出该第二控制信 号。20.如申请专利范围第18项之双资料率同步DRAM 积体电路,其中当该双资料率同步DRAM积体电路的 CAS潜伏値为1时,该单资料率模式信号便会激励。21 .如申请专利范围第18项之双资料率同步DRAM积体电 路,其中该控制器系包含: 一第一切换部分,其系用以接收当作输入的该第一 资料,并输出由该第一控制信号所控制的第一资料 ; 一第二切换部分,其系用以接收当作输入的该第二 资料,并输出由该第一控制信号所控制的第二资料 ; 一闩控,其系用以闩控该第二切换部分的输出; 一第三切换部分,其系用以接收当作输入的闩闸输 出,并输出由该第二控制信号所控制的闩闸输出; 及 另一闩控,其系用以闩控该等第一和第二切换部分 的输出。图式简单说明: 第一图系根据本发明第一具体实施例的双资料率 同步随机DRAM积体电路电路图; 第二图是第一图所显示的第一控制器电路图; 第三图是第一图所显示的第二控制器电路图; 第四图是第一图所显示的信号时序图; 第五图系根据本发明第二具体实施例的双资料率 同步DRAM积体电路电路图; 第六图在第五图所显示的信号时序图; 第七图系根据本的第三具体实施例的双资料率同 步DRAM积体电路电路图;及 第八图是在第七图所显示的信号时序图。 |
