| 主权项 |
1.一种半导体记忆体元件,其包含:多数个区块,其各包含一组记忆体晶胞阵列,并且输出资料信号和一组冗余信号;至少一组第一多工器,其被耦合至该等多数区块,并且选择该等多数区块之一组;以及一组第二多工器,其依据已经历该至少一组第一多工器之区块选择的该等资料信号和该冗余信号而进行冗余处理。2.如申请专利范围第1项之半导体记忆体装置,其中该第二多工器进一步地进行页选择。3.如申请专利范围第1项之半导体记忆体装置,其进一步地包含位于该至少一组第一多工器和该第二多工器之间以驱动该冗余信号的一组缓冲器。4.如申请专利范围第1项之半导体记忆体装置,其中该至少一组第一多工器包含两组第一多工器,其各被耦合至该等多数区块之对应的一组,并且位于比该第二多工器较接近于该等多数区块之对应的一组。5.如申请专利范围第1项之半导体记忆体装置,其中该冗余信号是一组一位元信号,并且该第二多工器决定是否以该冗余信号的一位元而取代经历该区块选择之资料信号的各位元。6.如申请专利范围第2项之半导体记忆体装置,其进一步地包含接收该第二多工器一输出的一组输出电路,并且供应该输出至该半导体记忆体元件之一外部。7.如申请专利范围第1项之半导体记忆体装置,其进一步地包含一组控制该至少一组第一多工器和该第二多工器之控制电路。图式简单说明:第1图是展示相关技术之半导体记忆体装置之构造范例的方块图,其中记忆体晶胞区块被划分成为多数个区块;第2图是展示多工器之一部份的电路图;第3图是展示多工器之另一部份的电路图;第4图是展示依据本发明之半导体记忆体装置之构造范例的方块图,其中记忆体晶胞区块被划分成为多数个区块;第5图是展示多工器51-0之构造的电路图;第6图是展示多工器51-1之构造的电路图;以及第7图是展示多工器52之构造的电路图。 |
