| 主权项 |
1.一种具有低掺杂区域的薄膜电晶体之制造方法, 其步骤包含: 提供一基板,该基板具有一半导体层,该半导体层 包含一源极预定区域与一汲极预定区域; 于该半导体层表面形成一绝缘层; 于该绝缘层表面形成一导电层; 于该导电层表面形成一光阻层; 对该光阻层施予一第一曝光能量以形成一第一曝 光区域; 对该光阻层施予一第二曝光能量以形成一第二曝 光区域; 对该光阻层进行显影,使该光阻层依据该第一曝光 能量与该第二曝光能量的差异形成一半穿透图案 与一穿透图案; 蚀刻该穿透图案所露出的该导电层与该绝缘层,使 该导电层形成一闸极,并露出该半导体层之该源极 预定区域与该汲极预定区域; 于该半导体层之该源极预定区域与该汲极预定区 域进行高剂量离子掺杂,以形成一汲极和一源极; 移除该光阻层的该半穿透图案区域以露出其下方 之该导电层; 蚀刻露出的该导电层以露出一低掺杂区域; 于该导电层之该低掺杂区域进行低剂量离子掺杂; 及 去除该光阻层。 2.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该闸极系为双闸极结 构。 3.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该低掺杂区域系为闸 极内(intra-gate)区域。 4.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该低掺杂区域系为低 掺杂浓度汲极(LDD)区域。 5.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该绝缘层厚度系为200 埃至2000埃(Angstroms)。 6.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该移除该半穿透图案 区域的该光阻层以露出该导电层的步骤,系以氧电 浆对该光阻层进行灰化以移除该半穿透图案。 7.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该基板与该半导体层 之间更包含一缓冲层。 8.如申请专利范围第1项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该半导体层系为多晶 矽层。 9.一种具有低掺杂区域的薄膜电晶体之制造方法, 其步骤包含: 提供一基板,该基板具有一半导体层,该半导体层 包含一源极预定区域与一汲极预定区域; 于该半导体层表面形成一绝缘层; 于该绝缘层表面形成一导电层; 于该导电层表面形成一光阻层; 对该光阻层同时施予一第一曝光能量与一第二曝 光能量,以形成一第一曝光区域与一第二曝光区域 ; 对该光阻层进行显影,使该光阻层依据该第一曝光 能量与该第二曝光能量之能量差异形成一半穿透 图案与一穿透图案; 蚀刻该穿透图案所露出的该导电层与该绝缘层,使 该导电层形成一闸极,并露出该半导体层之该源极 预定区域与该汲极预定区域; 于该半导体层之该源极预定区域与该汲极预定区 域进行高剂量离子掺杂,以形成一汲极和一源极; 移除该光阻层的该半穿透图案区域以露出其下方 之该导电层; 蚀刻露出的该导电层以露出一低掺杂区域; 于该导电层之该低掺杂区域进行低剂量离子掺杂; 及 去除该光阻层。 10.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该闸极系为双闸极结 构。 11.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该低掺杂区域系为闸 极内(intra-gate)区域。 12.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该低掺杂区域系为低 掺杂浓度汲极(LDD)区域。 13.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该绝缘层厚度系为200 埃至2000埃(Angstroms)。 14.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该对该光阻层同时施 予一第一曝光能量与一第二曝光能量以形成一第 一曝光区域与一第二曝光区域的步骤,系利用一光 源提供之相同曝光能量通过一相位移光罩,产生该 第一曝光能量与该第二曝光能量。 15.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该移除该半穿透图案 以露出导电层的步骤,系以氧电浆对该光阻层进行 灰化以移除该半穿透图案。 16.如申请专利范围第9项所述之闸极具有低掺杂区 域的薄膜电晶体之制造方法,其中该基板与该半导 体层之间更包含一缓冲层。 17.如申请专利范围第9项所述之具有低掺杂区域的 薄膜电晶体之制造方法,其中该半导体层系为多晶 矽层。 图式简单说明: 第1图至第8图为本发明第一实施例之制作流程示 意图; 第9图为本发明第一实施例之NMOS元件结构示意图; 及 第10图至第15图为本发明第二实施例的示意图。 |
