| 主权项 |
1.一种动态随机存取记忆体记忆胞之延迟电路,具有七个电性连接端点,包括:一第一电性连接端点,用以提供连接至该动态随机存取记忆体记忆胞之延迟电路的一闸极输入电压;一第二电性连接端点,用以提供连接至一第一较高电源电压;一第三电性连接端点,用以提供连接至一第一较低电源电压,而该第一较低电源电压较该第一较高电源电压为低;一第四电性连接端点,用以提供连接至一第二较高电源电压;一第五电性连接端点,用以提供连接至一第二较低电源电压,其中该第二较低电源电压较该第二较高电源电压为低;一第六电性连接端点,用以提供连接至控制该动态随机存取记忆体记忆胞之延迟电路操作状态的一控制电压;一第七电性连接端点,用以输出该动态随机存取记忆体记忆胞之延迟电路的一输出电压;一动态随机存取记忆体记忆胞单元电路,包括一记忆胞电晶体、一电容、以及连接至该记忆胞电晶体的一第一源/汲极端与该电容的一第一端之间的一电阻,而该记忆胞电晶体具有连接至该第一电性连接端点的一闸极端、连接至该第二电性连接端点之一第二源/汲极端、以及该第一源/汲极端,该电容具有连接至该第三电性连接端点的一第二端、以及该第一端;一第一反相器,具有连接至该记忆胞电晶体之该第一源/汲极端的一第一输入端、以及一第一输出端;一第一通道电晶体,具有连接至该第六电性连接端点之一闸极端、连接至该第一反相器之该第一输出端的一第三源/汲极端、以及一第四源/汲极端;一第二反相器,具有连接至该第六电性连接端点之一第二输入端、以及一第二输出端;一第二通道电晶体,具有连接至该第二反相器之该第二输出端的一闸极端、连接至该记忆胞电晶体之第一源/汲极端的一第五源/汲极端、以及一第六源/汲极端;以及一第三反相器,具有连接至该第一通道电晶体之该第四源/汲极端与连接至该第二通道电晶体之该第六源/汲极端的一第三输入端、以及连接至该第七电性连接端之一第三输出端。2.如申请专利范围第1项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该第一较高电源电压等于该第二较高电源电压,且该第一较低电源电压等于该第二较低电源电压。3.如申请专利范围第1项所述之动态随机存取记忆体记忆胞之延迟电路,其中,每一该反相器分别连接至该第四电性连接端点与该第五电性连接端点。4.如申请专利范围第3项所述之动态随机存取记忆体记忆胞之延迟电路,其中,每一该反相器包括:一P型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至该第四电性连接端点之另一源/汲极端;以及一N型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至该第五电性连接端点之另一源/汲极端。5.如申请专利范围第1项所述之动态随机存取记忆体记忆胞之延迟电路,更包括具有大电流驱动能力的一输出驱动电路,插入连接于该第三反相器之该第三输出端与该第七电性连接端点之间。6.如申请专利范围第5项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该输出驱动电路包括两个串联连接的巨大面积反相器。7.如申请专利范围第1项所述之动态随机存取记忆体记忆胞之延迟电路,更包括一触发电压控制闸,插入连接于该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者与该记忆胞电晶体之该第一源/汲极端之间,具有连接至该记忆胞电晶体之该第一源/汲极端的一第四输入端、以及连接至该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者的一第四输出端。8.如申请专利范围第7项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该触发电压控制闸包括:一P型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第五电性连接端点之另一源/汲极端、以及连接至一第一基体偏压之一基体端;以及一N型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第四电性连接端点之另一源/汲极端、以及连接至一第二基体偏压之一基体端。9.一种动态随机存取记忆体记忆胞之延迟电路,包括:一动态随机存取记忆体记忆胞单元电路,包括一记忆胞电晶体、一电容、以及连接至该记忆胞电晶体的一第一源/汲极端与该电容的一第一端之间的一电阻,该记忆胞电晶体具有连接至该动态随机存取记忆体记忆胞之延迟电路的一闸极输入电压之一闸极端、连接至一第一较高电源电压之一第二源/汲极端、以及该第一源/汲极端,该电容具有连接至较该第一较低电源电压的电压値为低之一第一较低电源电压的一第二端、以及该第一端;一第一反相器,具有连接至该记忆胞电晶体之该第一源/汲极端的一第一输入端、以及一第一输出端;一第一通道电晶体,具有连接至用以控制该动态随机存取记忆体记忆胞之延迟电路操作状态的一控制电压之一闸极端、连接至该第一反相器之该第一输出端的一第三源/汲极端、以及一第四源/汲极端;一第二反相器,具有连接至该控制电压之一第二输入端、以及一第二输出端;一第二通道电晶体,具有连接至该第二反相器之该第二输出端的一闸极端、连接至该记忆胞电晶体之第一源/汲极端的一第五源/汲极端、以及一第六源/汲极端;以及一第三反相器,具有连接至该第一通道电晶体之该第四源/汲极端与连接至该第二通道电晶体之该第六源/汲极端的一第三输入端、以及连接至用以输出该动态随机存取记忆体记忆胞之延迟电路的一输出电压之一第三输出端。10.如申请专利范围第9项所述之动态随机存取记忆体记忆胞之延迟电路,其中,每一该反相器包括:一P型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至一第二较高电源电压之另一源/汲极端;以及一N型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至较该第二较高电源电压之电压値为低的一第二较低电源电压之另一源/汲极端。11.如申请专利范围第10项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该第一较高电源电压等于该第二较高电源电压,且该第一较低电源电压等于该第二较低电源电压。12.如申请专利范围第9项所述之动态随机存取记忆体记忆胞之延迟电路,更包括具有大电流驱动能力的一输出驱动电路,连接至该第三反相器之该第三输出端。13.如申请专利范围第12项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该输出驱动电路包括两个串联连接的巨大面积反相器。14.如申请专利范围第10项所述之动态随机存取记忆体记忆胞之延迟电路,更包括一触发电压控制闸,插入连接于该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者与该记忆胞电晶体之该第一源/汲极端之间,具有连接至该记忆胞电晶体之该第一源/汲极端的一第四输入端、以及连接至该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者的一第四输出端。15.如申请专利范围第14项所述之动态随机存取记忆体记忆胞之延迟电路,其中,该触发电压控制闸包括:一P型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第二较低电源电压之另一源/汲极端、以及连接至一第一基体偏压之一基体端;以及一N型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第二较高电源电压之另一源/汲极端、以及连接至一第二基体偏压之一基体端。16.一种动态随机存取记忆体记忆胞之延迟链结电路,包括:一输出驱动电路,具有大电流驱动能力;以及复数个串联连接的记忆胞延迟电路,其中串接于最后的一个耦接该输出电路;每一该记忆胞延迟电路包括:一第一电性连接端点,用以提供连接至该记忆胞延迟电路的一输入电压;一第二电性连接端点,用以提供连接至一第一较高电源电压;一第三电性连接端点,用以提供连接至一第一较低电源电压,其中该第一较低电源电压较该第一较高电源电压为低;一第四电性连接端点,用以提供连接至一第二较高电源电压;一第五电性连接端点,用以提供连接至一第二较低电源电压,其中该第二较低电源电压较该第二较高电源电压为低;一第六电性连接端点,用以提供连接至控制该记忆胞延迟电路操作状态的一控制电压;一第七电性连接端点,用以输出该记忆胞延迟电路的一输出电压;一动态随机存取记忆体记忆胞单元电路,包括一记忆胞电晶体、一电容、以及连接至该记忆胞电晶体的一第一源/汲极端与该电容的一第一端之间的一电阻,其中该记忆胞电晶体具有连接至该第一电性连接端点的一闸极端、连接至该第二电性连接端点之一第二源/汲极端、以及该第一源/汲极端,该电容具有连接至该第三电性连接端点的一第二端、以及该第一端;一第一反相器,具有连接至该记忆胞电晶体之该第一源/汲极端的一第一输入端、以及一第一输出端;一第一通道电晶体,具有连接至该第六电性连接端点之一闸极端、连接至该第一反相器之该第一输出端的一第三源/汲极端、以及一第四源/汲极端;一第二反相器,具有连接至该第六电性连接端点之一第二输入端、以及一第二输出端;一第二通道电晶体,具有连接至该第二反相器之该第二输出端的一闸极端、连接至该记忆胞电晶体之第一源/汲极端的一第五源/汲极端、以及一第六源/汲极端;以及一第三反相器,具有连接至该第一通道电晶体之该第四源/汲极端与连接至该第二通道电晶体之该第六源/汲极端的一第三输入端、以及连接至该第七电性连接端之一第三输出端;其中,该些串联连接的记忆胞延迟电路中前一个的该第七电性连接端点连接至后一个的该第一电性连接端点。17.如申请专利范围第16项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该第一较高电源电压等于该第二较高电源电压,且该第一较低电源电压等于该第二较低电源电压。18.如申请专利范围第16项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,每一该反相器分别连接至该第四电性连接端点与该第五电性连接端点。19.如申请专利范围第18项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,每一该反相器包括:一P型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至该第四电性连接端点之另一源/汲极端;以及一N型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至该第五电性连接端点之另一源/汲极端。20.如申请专利范围第16项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该输出驱动电路包括两个串联连接的巨大面积反相器。21.如申请专利范围第16项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中每一该记忆胞延迟电路更包括一触发电压控制闸,插入连接于该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者与该记忆胞电晶体之该第一源/汲极端之间,具有连接至该记忆胞电晶体之该第一源/汲极端的一第四输入端、以及连接至该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者的一第四输出端。22.如申请专利范围第21项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该触发电压控制闸包括:一P型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第五电性连接端点之另一源/汲极端、以及连接至一第一基体偏压之一基体端;以及一N型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第四电性连接端点之另一源/汲极端、以及连接至一第二基体偏压之一基体端。23.一种动态随机存取记忆体记忆胞之延迟链结电路,包括:一输出驱动电路,具有大电流驱动能力;以及复数个串联连接的记忆胞延迟电路,其中串接于最后的一个耦接该输出电路;每一该记忆胞延迟电路包括:一动态随机存取记忆体记忆胞单元电路,包括一记忆胞电晶体、一电容、以及连接至该记忆胞电晶体的一第一源/汲极端与该电容的一第一端之间的一电阻,其中该记忆胞电晶体具有连接至该记忆胞延迟电路的一输入电压之一闸极端、连接至一第一较高电源电压之一第二源/汲极端、以及该第一源/汲极端,该电容具有连接至较该第一较高电源电压的电压値为低之一第一较低电源电压的一第二端、以及该第一端;一第一反相器,具有连接至该记忆胞电晶体之该第一源/汲极端的一第一输入端、以及一第一输出端;一第一通道电晶体,具有连接至用以控制该记忆胞延迟电路操作状态的一控制电压之一闸极端、连接至该第一反相器之该第一输出端的一第三源/汲极端、以及一第四源/汲极端;一第二反相器,具有连接至该控制电压之一第二输入端、以及一第二输出端;一第二通道电晶体,具有连接至该第二反相器之该第二输出端的一闸极端、连接至该记忆胞电晶体之第一源/汲极端的一第五源/汲极端、以及一第六源/汲极端;以及一第三反相器,具有连接至该第一通道电晶体之该第四源/汲极端与连接至该第二通道电晶体之该第六源/汲极端的一第三输入端、以及连接至用以输出该记忆胞延迟电路的一输出电压之一第三输出端;其中,该些串联连接的记忆胞延迟电路中前一个的该输出电压作为后一个的该输入电压。24.如申请专利范围第23项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,每一该反相器包括:一P型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至一第二较高电源电压之另一源/汲极端;以及一N型金氧半电晶体,具有连接该反相器之该输入端的一闸极端、连接该反相器之该输出端的一源/汲极端、以及连接至较该第二较高电源电压之电压値为低的一第二较低电源电压之另一源/汲极端。25.如申请专利范围第24项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该第一较高电源电压等于该第二较高电源电压,且该第一较低电源电压等于该第二较低电源电压。26.如申请专利范围第23项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该输出驱动电路包括两个串联连接的巨大面积反相器。27.如申请专利范围第23项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中每一该记忆胞延迟电路更包括一触发电压控制闸,插入连接于该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者与该记忆胞电晶体之该第一源/汲极端之间,具有连接至该记忆胞电晶体之该第一源/汲极端的一第四输入端、以及连接至该第一反相器之该第一输入端及该第二通道电晶体之该第五源/汲极端两者的一第四输出端。28.如申请专利范围第27项所述之动态随机存取记忆体记忆胞之延迟链结电路,其中,该触发电压控制闸包括:一P型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第二较低电源电压之另一源/汲极端、以及连接至一第一基体偏压之一基体端;以及一N型金氧半电晶体,具有连接该触发电压控制闸之该第四输入端的一闸极端、连接该触发电压控制闸之该第四输出端的一源/汲极端、连接至该第二较高电源电压之另一源/汲极端、以及连接至一第二基体偏压之一基体端。图式简单说明:第一图是一种电路示意图,绘示习知一种DRAM记忆胞单元电路;第二图是一种电路方块示意图,绘示依照本发明实施例之一种DRAM记忆胞之延迟电路;第三图是一种电路示意图,绘示依照本发明一较佳实施例之一种DRAM记忆胞之延迟电路的详细电路;第四图是一种电路示意图,绘示依照本发明另较佳实施例之一种DRAM记忆胞之延迟电路的详细电路;第五图是一种电路示意图,绘示依照本发明一较佳实施例之一种DRAM记忆胞之延迟电路的详细电路;第六图是一种电路方块示意图,绘示依照本发明一较佳实施例之一种DRAM记忆胞之延迟链结电路;第七图A是一种信号时序示意图,表示依照本发明一较佳实施例之各种电压信号之相互关系;以及第七图B是一种信号时序示意图,其表示依照本发明一较佳实施例之各种电压信号之相互关系。 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