| 主权项 |
1.一种相位平移同步电路,包括有:第一同步电路,其系输入以第一时钟信号,而可输出同步于该第一时钟信号,且相位系经自第一时钟信号平移之第二时钟信号以及相位比该第二时钟信号较前移之第三时钟信号;以及第二同步电路,其系供给以上述第三时钟信号,而可产生同步于该第三时钟信号,且相位系经自第三时钟信号平移之第四时钟信号,以及相位比该第四时钟信号较前移之第五时钟信号。2.如申请专利范围第1项之相位平移同步电路,其中上述第一同步电路包括有:输入缓冲电路,用以接收上述第一时钟信号;第一延迟线,其具有复数个延迟元件;第二延迟线,其具有复数个延迟元件;控制部,用以控制上述第一、第二延迟线;第一输出缓冲电路,用以使上述第二延迟线之输出信号延迟,而输出上述第三时钟信号;第二输出缓冲电路,其系连接于上述第一输出缓冲电路之输出端,而可按照上述第三时钟信号输出上述第二时钟信号;以及第一延迟监视器,其系连接于上述第一延迟线,而具有输入缓冲电路之延迟时间与上述第一、第二输出缓冲电路之延迟时间的总和之延迟时间。3.如申请专利范围第2项之相位平移同步电路,其中上述第二同步电路包括有:第三延迟线,其系具有供给以上述第三时钟信号之复数个延迟元件;第四延迟线,其具有复数个延迟元件;控制部,用以控制上述第三、第四延迟线;第三输出缓冲电路,用以使上述第四延迟线之输出信号延迟,而输出上述第五时钟信号;第四输出缓冲电路,其系连接于上述第三输出缓冲电路之输出端,而输出上述第四时钟信号;第二延迟监视器,其输出端连接于上述第三延迟线,而具有供给于输入端之上述第三时钟信号之延迟时间与上述第三、第四输出缓冲电路之延迟时间的总和之延迟时间。4.如申请专利范围第3项之相位平移同步电路,其中上述第三延迟线与第四延迟线之延迟时间之比率,系与在上述第二延迟监视器之延迟时间与上述第三、第四输出缓冲电路之延迟时间之比率不相同,供给于上述第二延迟监视器之第三时钟信号之相位,系只前移由上述第四输出缓冲电路输出之第四时钟信号与由上述第三输出缓冲电路输出之第五时钟信号的延迟时间之差之部分。5.如申请专利范围第4项之相位平移同步电路,其中上述第三延迟线具有互相连接的m个之上述延迟元件,上述第四延迟线具有m个之上述延迟元件,其中n个之上述延迟元件系互相连接,m-n个之上述延迟元件系被短路。6.一种相位平移同步电路,包括有:第一、第二同步电路,用以与输入时钟信号同步而产生与上述输入时钟信号相位互异的输出时钟信号;第一、第二延迟线,系设在上述第一、第二电路;而上述第一、第二延迟线之一部分系由剩余之其他上述第一、第二同步电路所共同所有。7.如申请专利范围第6项之相位平移同步电路,其中上述第一延迟线具有m个之延迟元件,其中n个之上述延迟元件系互相连接而构成第一延迟元件群,m-n个之上述延迟元件系互相连接而构成第二延迟元件群,而这些第一、第二延迟元件群系为上述第一、第二同步电路所共同所有。8.如申请专利范围第6项之相位平移同步电路,其中上述第二延迟线具有m个之延迟元件,其中n个之上述延迟元件系互相连接而构成第三延迟元件群,m-n个之上述延迟元件系互相连接而构成第四延迟元件群,而这些第三、第四延迟元件群系为上述第一、第二同步电路所共同所有。9.如申请专利范围第8项之相位平移同步电路,其中上述第三延迟线元件群由互不毗邻之延迟元件构成。10.一种相位平移同步电路,包括有:同步电路,其系输入以第一时钟信号,而可输出同步于该第一时钟信号,且相位系经自第一时钟信号平移之第二时钟信号,以及相位与该第二时钟信号不相同之第三时钟信号;而该同步电路包括有:第一延迟线,其具有互相连接之m个之延迟元件;具有m个之上述延迟元件之第二延迟线,该第二延迟线具有m个中n个之上述延迟元件为互相连接之第一延迟元件群,m-n个之上述延迟元件为互相连接之第二延迟元件群;控制部,用以控制上述第一、第二延迟线;第一输出缓冲电路,用以使上述第二延迟线之输出信号延迟,而产生上述第二时钟信号;第二输出缓冲电路,用以使上述第一延迟元件之输出信号延迟,而产生上述第三时钟信号;以及延迟监视器,其系连接于上述第一延迟线,而具有上述第一时钟信号之延迟时间与上述第一输出缓冲电路之延迟时间的总和之延迟时间。11.一种相位平移同步电路,包括有:第一延迟线,其具有复数个延迟元件;第二延迟线,其具有复数个延迟元件;控制部,用以控制上述第一、第二延迟线;输出缓冲电路,用以使上述第二延迟线之输出信号延迟;延迟监视器,其输出端连接于第一延迟线,而可将供给于输入端之时钟信号供给于上述第一延迟线;而上述第一延迟线之延迟量m与第二延迟线之延迟量n不相同,而直至对应于构成上述第一延迟线之第x号的上述延迟元件之位置,构成上述第二延迟线之延迟元件之数目合计y系以接近(n/m)x之方式所配置。12.一种相位平移同步电路,包括有:第一延迟线,其具有复数个延迟元件;第二延迟线,其具有复数个延迟元件;控制部,用以控制上述第一、第二延迟线;输出缓冲电路,用以使上述第二延迟线之输出信号延迟;以及延迟监视器,其输出端连接于上述第一延迟线,可将供给于输入端之时钟信号供给于上述第一延迟线;而上述第一延迟线之延迟量m与第二延迟线之延迟量n不相同,而构成上述第二延迟线之第k段的上述延迟元件,系配置于(k-1) m/n与k m/n之中点附近。13.一种相位平移同步电路,包括有:输入缓冲电路,用以接收时钟信号;第一延迟线,其具有复数个延迟元件;第二延迟线,其延迟量与上述第一延迟线者不相同;控制部,用以控制上述第一、第二延迟线;复数个输出缓冲电路,用以使上述第二延迟线之输出信号延迟;而输出延迟量互异之第一、第二时钟信号;以及延迟监视器,其输入端连接于上述输入缓冲电路,输出端连接于上述第一延迟线,而具有与上述输入缓冲电路之延迟量与上述输出缓冲电路的延迟量之总和不相同之延迟量。14.如申请专利范围第13项之相位平移同步电路,其中于上述第一延迟线之延迟量为m,第二延迟线之延迟量为n,且上述第二时钟信号系于相位比上述第一时钟信号较前移输出缓冲器k个份之情况下,上述输出缓冲电路之数目为k+1,上述输入缓冲电路之数目为2n-(k+1)。15.如申请专利范围第14项之相位平移同步电路,其中上述延迟监视器系由m个之输入缓冲电路,与m个之输出缓冲电路构成。16.一种半导体记忆装置,包括有:产生时钟信号之产生电路;相位平移同步电路,系供给以由上述产生电路所产生之时钟信号,而可按照该时钟信号产生相位系与该时钟信号互异之复数内部时钟信号;以及记忆装置,其系连接于上述相位平移同步电路,可按照由上述相位平移电路供给之复数个内部时钟信号而予以存取;而上述相位平移同步电路包括有:第一同步电路,其系输入以第一时钟信号,而可输出同步于该第一时钟信号,且相位系经自第一时钟信号平移之第二时钟信号,以及相比该第二时钟信号较前移之第三时钟信号;以及第二同步电路,其系供给以上述第三时钟信号,而可产生同步于该第三时钟信号,且相位系经自第三时钟信号平移之第四时钟信号,以及相位比该第四时钟信号较前移之第五时钟信号。17.如申请专利范围第16项之半导体记忆装置,其中上述第一同步电路包括有:输入缓冲电路,用以接收上述第一时钟信号;第一延迟线,其具有复数个延迟元件;第二延迟线,其具有复数个延迟元件;控制部,用以控制上述第一、第二延迟线;第一输出缓冲电路,用以使上述第二延迟线之输出信号延迟,而输出上述第三时钟信号;第二输出缓冲电路,其系连接于上述第一输出缓冲电路之输出端,而可按照上述第三时钟信号输出上述第二时钟信号;以及第一延迟监视器,其系连接于上述第一延迟线,而具有输入缓冲电路之延迟时间与上述第一、第二输出缓冲电路之延迟时间的总和之延迟时间。18.如申请专利范围第17项之半导体记忆装置,其中上述第二同步电路包括有:第三延迟线,其具有被供给以上述第三时钟信号之复数个延迟元件;第四延迟线,其具有复数个延迟元件;控制部,用以控制上述第三、第四延迟线;第三输出缓冲电路,用以使上述第四延迟线之输出信号延迟,而输出上述第五时钟信号;第四输出缓冲电路,其系连接于第三输出缓冲电路之输出端,而输出上述第四时钟信号;以及第二延迟监视器,其输出端系连接于上述第三延迟线,而具有供给于输入端之上述第三时钟信号之延迟时间与上述第三、第四输出缓冲电路之延迟时间的总和之延迟时间。19.如申请专利范围第18项之半导体记忆装置,其中上述第三延迟线与第四延迟线之延迟时间之比率,系与在上述第二延迟监视器之延迟时间与上述第三、第四输出缓冲电路之延迟时间之比率不相同,供给于上述第二延迟监视器之第三时钟信号之相位,系仅前移由上述第四输出缓冲电路输出之第四时钟信号与由上述第三输出缓冲电路输出之第五时钟信号的延迟时间之差之部分。20.如申请专利范围第19项之半导体记忆装置,其中上述第三延迟线具有互相连接的m个之上述延迟元件,上述第四延迟线具有m个之上述延迟元件,其中n个之上述延迟元件系互相连接,m-n个之上述延迟元件系被短路。图式简单说明:第1A、1B图,第2A、2B图系表示本发明之第1实施例之同步电路构成图。第3A图系表示输入缓冲电路之一例子之电路图,第3B、3C图系各自表示输出缓冲电路之例子之电路图。第4A、4B图,第5A、5B图系表示做为本发明之第2实施例之前提的同步电路构成图。第6A、6B图系表示本发明之第2实施例之同步电路构成图。第7A、7B图系表示做为本发明之第3实施例之前提的一般性同步电路构成图。第8A、8B图系表示本发明之第三实施例之同步电路构成图。第9图系表示适用于以往之同步电路之延迟线构成图。第10图系表示适用于以往之同步电路之延迟线之其他例子之构成图。第11图系表示本发明之第4实施例有关,表示同步电路之延迟线构成图。第12图系表示第11图之具体构成图。第13图系概略表示于第12图所示第2延迟线DL2之电路模式之俯视图。第14图系表示将第4实施例适用于第1实施例时之构成图。第15A、15B系表示本发明之第5实施例,表示单位延迟元件之配置构成图。第16图系表示单位延迟元件之配置构成图。第17A、17B、17C图系表示本发明之第6实施例,系表示与第16图不同的单位延迟元件之配置构成图。第18A、18B图系表示单位延迟元件之配置与误差间之关系图。第19A、19B图系表示单位延迟元件之配置与误差间之关系图。第20图系表示一般性单位延迟元件之配置构成图。第21图系表示本发明之第6实施例,系表示与第20图不同的单位延迟元件之配置构成图。第22图表示于第20图之理想的延迟量与实际的延迟量之误差之图。第23图系表示于第21图所示本发明之第6实施例之理想的延迟量与实际的延迟量之误差之图。第24图系将第23图之中央部CP取出而表示者,系表示单位延迟元件之配置方法图。第25图系表示做为第7实施例之前提的SAD方式同步电路构成图。第26图系表示本发明第7实施例之SAD方式同步电路构成图。第27图系表示可适用本发明之半导体积体电路装置之一例子之构成图。第28图系表示以往之SAD方式同步电路构成图。第29图系为说明第28图之动作之时序图。第30图系表示DDR记忆装置之输入出电路构成图。第31图系表示第30图之动作时序图。第32图系表示用以产生可适用于第30图所示电路的选择信号之电路之电路图。第33图系表示于第32图所示电路之一部分动作之时序图。第34A、34B图,第35A、35B图系表示以往之SAD方式同步电路构成图。第36A、36B图系表示以往之SAD方式同步电路构成图。 |
