| 主权项 |
1.一种积体电路,包括一记忆体,该记忆体具有配置于可定址之横列与纵行位置之资料储存单元之一阵列,该等横列与纵行位址系由自一n位元位址信号解码所得之横列与纵行信号予以定址,其中该等储存单元之至少一单元可能为故障之单元;该电路包含:可定址资料储存单元之一冗余阵列;及信号引导装置,用以(a)引导故障单元之至少一横列与纵行信号及直至次于最后横列或纵行信号之每一相继较高次序横列或纵行信号至该阵列中顺序上较高之位址所在,(b)引导最后之横列或纵行信号至冗余阵列之位址所在处。2.如申请专利范围第1项之积体电路,其中该故障单元系位于至少一个横列或纵行位置K,因而信号引导装置(a)将至少各横列或纵行信号K至i-1之一引导至横列或纵行位址所在K+1至i,其中i为该阵列中最高数目之横列或纵行位址所在,及(b)将第i横列或纵行信号引导至冗余阵列中一横列或纵行位址所在处。3.如申请专利范围第2项之积体电路,其中该信号引导装置具有与每一线路结合之保险丝,该信号引导装置于第K横列或纵行信号之保险丝断开时引导横列或纵行信号K至i4.如申请专利范围第3项之积体电路,其中该信号引导装置包括响应于一致能信号与横列或纵行信号K之会合以使第K线路之保险丝开路之装置。5.如申请专利范围第2项之积体电路,其中该信号引导装置引导0至第(K-1)横列或纵行信号至该阵列中相应之位址所在处。6.如申请专利范围第1项之积体电路,其中该冗余阵列为一维且系一横列阵列与一纵行阵列之一。7.如申请专利范围第1项之积体电路,其中冗余阵列系实体上与该单元阵列邻接者。8.一种积体电路,包括一记忆体,该记忆体具有配置于可定址之横列与纵行位置之资料储存单元之多个阵列,该等横列与纵行位置可由两级解码电路将n位元位址信号解码所得之横列与纵行信号予以定址,该两级解码电路之第二级基于所定址之位置选择多个阵列之一,其中在多个阵列之至少一阵列中各储存单元之至少一单元可能为一故障单元,该电路包含:与多数阵列之每一阵列结合之可定址资料储存单元之一冗余阵列;及信号引导装置,用以(a)引导故障单元之至少一横列及纵行信号及直至次于所选阵列中最后横列或纵行信号之每一接连较高横列或纵行信号至所选阵列中次序上较高位址所在,及(b)引导所选阵列之最后横列或纵行信号至与所选阵列结合之冗余阵列之位址所在处。9.如申请专利范围第8项之积体电路,其中该故障单元系位于所选阵列之至少一横列或纵行位置K,因而信号引导装置(a)引导横列或纵行信号K至i-1之至少一信号至横列或纵行位址所在处K+1至i,其中i为所选阵列中最高数目之横列或纵行位址所在处,及(b)引导第i横列或纵行信号至与该选定阵列结合之冗余阵列之横列或纵行位址所在处。10.如申请专利范围第9项之积体电路,其中该信号引导装置具有与每一线路结合之保险丝,当第K横列或纵行信号之保险丝成断开时,该信号引导装置再引导横列或纵行信号K至i。11.如申请专利范围第10项之积体电路,其中该信号引导装置包括响应于一致能信号与横列或纵行信号K之会合,使第K线路之保险丝断开之装置。12.如申请专利范围第9项之积体电路,其中该信号引导装置引导0至第(K-1)横列或纵行信号至所选阵列之相当位址所在处。13.如申请专利范围第8项之积体电路,其中每一冗余阵列为一维且系一横列阵列与一纵行阵列中之一。14.如申请专利范围第8项之积体电路,其中每一冗余阵列系实体上邻接于与冗余阵列相关联之该复数个阵列。15.一种积体电路,包括一记忆体,该记忆体具有配置于可定址之横列与纵行位置之资料储存单元之一阵列,该等横列与纵行位置系由将n-位之位址信号解码所得之横列与纵行信号予以定址,其中至少各储存单元之一可能为故障单元,该电路包含:可定址之资料储存单元之一冗余阵列;及多数引导电路,各与一特定横列或纵行信号结合,每一引导电路包含至少:一保险丝,完整时具有第一状态及熔断时具有第二状态;及一线路选择电路,响应于该保险丝之状态以引导该特定横列或纵行信号至第一输出与第二输出之一。16.如申请专利范围第15项之积体电路,其中该线路选择电路于保险丝在第一状态时引导特定之横列或纵行信号至第一输出,及于保险丝在第二状态时将该信号引导至第二输出。17.如申请专利范围第16项之积体电路,其中各第一输出系连接至相应于横列或纵行信号之该阵列中之位址所在,及各该第二输出系连接至该阵列中顺序上较高位址所在与该冗余阵列。18.如申请专利范围第15项之积体电路,该选择电路系响应于指示该保险丝状态之信号,每一所述引导电路包含连接于该保险丝与线路选择电路间之一切断保险丝信号产生器,该产生器则供给指示该保险丝状态之信号于线路选择电路,包括当该保险丝在第一状态时之一完整信号,当该保险丝在第二状态时之一熔断信号。19.如申请专利范围第18项之积体电路,其中该完整信号与熔断信号互为二进位补数。20.如申请专利范围第15项之积体电路,其中该切断保险丝信号产生器系响应于来自前一级之指示保险丝状态之另一信号,每当该另一信号指示前一级之保险丝系在第二状态时该切断保险丝信号产生器供给一熔断信号。21.如申请专利范围第18项之积体电路,其中该切断保险丝信号产生器包括一逻辑闸。22.如申请专利范围第18项之积体电路,其中该记忆体可应用致能信号予以程式,使线路选择电路旁路该阵列中具有故障单元之一横列或纵行,及其中每一引导电路另包含一保险丝程式电路,该电路系响应于该致能信号及将保险丝状态自第一状态改变至第二状态之特定横列或纵行信号。23.如申请专利范围第22项之积体电路,其中该保险丝程式电路包括与该保险丝串联之一可控制电流源,该电流源能经由保险丝吸取足以熔解该保险丝之电流,该电流源响应于致能信号与特定之横列或纵行信号之会合吸取电流。24.如申请专利范围第23项之积体电路,其中该保险丝程式规划电路另包含连接于该保险丝程式电路与切断保险丝信号产生电路间之一项阻抗,俾于该保险丝完整时限制施加于切断保险丝信号产生器之电流。25.如申请专利范围第15项之积体电路,其中该记忆体系因一致能信号之施加而可程式,以使线路选择电路将具有故障单元之该阵列之一横列或纵行旁路,及其中每一引导电路包含一保险丝程式电路,该电路系响应于该致能信号及特定之横列或纵行信号而将保险丝之状态从第一状态改变至第二状态。26.如申请专利范围第25项之积体电路,其中该保险丝程式电路包括与该保险丝串联之一可控制电流源,该电流源能经由该保险丝吸取足以熔解保险丝之电流,该电流源响应于该致能信号与特定之横列或纵行信号之会合吸取电流。27.如申请专利范围第26项之积体电路,该保险丝程式电路另包含连接于该保险丝程式电路与线路选择电路间之一项阻抗,以限制于该保险丝完整时施加于线路选择电路之电流。28.如申请专利范围第15项之积体电路,其中冗余阵列系实体上邻接于记忆体单元阵列者。29.一种积体电路,包括一记忆体,该记忆体具有配置于可定址之各横列与纵行位置之资料储存单元之一阵列,该特横列与纵行位置系由将一n-位元位址信号解码所得之横列与纵行信号予以定址,其中至少各横列或纵行之一可能有一故障之储存单元,该电路包含:与该阵列中每一横列或纵行信号结合之保险丝,该保险丝于完整时具有第一状态及熔解时具有第二状态,第一状态与第二状态系由该保险丝一侧上之电压信号指示之;及多个切断保险丝信号产生器,各与一特定横列或纵行信号结合,该产生器以可选择方式产生一旁路信号,将具有故障之储存单元之横列或纵行旁路,每一切断保险丝信号产生器包含具有第一与第二输入之一逻辑闸及一输出,该逻辑闸之第一输入乃经连接以接收指示该特定横列或纵行信号之保险丝状态之电压信号;该逻辑闸之第二输入乃经连接以接收来自一逻辑闸输出之信号,该等信号指示与一居前横列或纵行信号结合之保险丝状态,及仅于该特定之横列或纵行信号或居前之横列或纵行信号系在第二状态时,该逻辑闸之输出供给该旁路信号。30.如申请专利范围第29项之积体电路,其中该逻辑闸为及闸。31.如申请专利范围第29项之积体电路,其中该旁路信号为一逻辑位准信号及其中该切断保险丝信号信号产生器另包含:一反相器,以其一输入连接于该逻辑闸之输出及接收该旁路信号,该反相器具有供给该旁路信号之补数之一输出,及一电晶体,连接于一电位位准与该逻辑闸之第一输入间,并具有一控制闸连接于该反相器之输出,故该电晶体将该逻辑闸之第一输入闩锁于该逻辑位准以连续输出旁路信号。32.如申请专利范围第29项之积体电路,另包含与该阵列中每一横列或纵行信号结合之线路选择电路,每一此种线路选择电路系响应于该切断保险丝信号产生器之旁路信号,以引导特定之横列或纵行信号至第一输出与第二输出之一。33.如申请专利范围第32项之积体电路,另包含可定址之资料储存单元之一冗余阵列,其中线路选择电路之第一输出系连接于相当于横列或纵行信号之该阵列中之各位址所在,及其第二输出系连接于该阵列中顺序上较高之位址所在及冗余阵列。34.如申请专利范围第29项之积体电路,其中该记忆体乃因一致能信号之应用而可程式,以使该线路选择电路旁路该阵列中具有一故障单元之横列或纵行者,该电路另包含:与该阵列中每一横列或纵行信号结合之一保险丝程式电路,该保险丝程式电路系响应于该致能信号及特定之横列或纵行信号以使保险丝之状态自第一状态改变至第二状态。35.如申请专利范围第34项之积体电路,其中该保险丝程式电路包括与该保险丝成串联之一可控电流源,该电流源能经由保险丝吸取足以使保险丝熔解之电流,该电流源响应于致能信号与特定之横列或纵行信号之会合吸取电流。36.如申请专利范围第35项之积体电路,其中该保险丝程式电路另包含连接于该保险丝程式电路与切断保险丝信号产生器间之一阻抗,以限制于该保险丝完整时,施加于切断保险丝信号产生器之电流。图式简单说明:第一图以简化方块图形式显示根据本发明之记忆体晶片之各部份设计;第二图以简化之方块图形式显示连接于一解码电路,一习用单元阵列及一冗余阵列间之本发明信号引导电路之应用设计;第三图以电路设计要图与简化方块图形式显示本发明之信号引导电路之应用;及第四图以简化之方块图形式显示连接于一解码电路,多单元阵列及多冗余阵列间之本发明信号引导电路之第二种应用设计。 |
