| 主权项 |
1.一种主动区自动对准于深沟槽的形成方法,包括下列步骤:(a)提供一覆有第一介电层之半导体基底;(b)穿过该第一介电层于该基底内形成至少一对相邻的深沟槽;(c)于上述深沟槽中依序形成一电容器结构以及一埋层接触带;(d)沈积一均覆性的第二介电层于上述第一介电层表面及侧壁、深沟槽埋层接触带表面;(e)沈积一第三介电层于该第二介电层上;(f)形成一具有主动区图案之罩幕层于该第三介电层上,该罩幕层具有第一开口,大致对应于该对相邻的深沟槽;(g)沿该第一开口蚀刻该第三介电层,直到露出该第二介电层之上表面;(h)选择性地蚀刻所露出之第二介电层与其下之第一介电层,以形成第二开口自动对准于该对相邻的深沟槽;(i)沿该第二开口蚀刻该基底及该深沟槽,以于该紫沟槽内形成一浅沟槽;以及(j)于该浅沟槽中填入一第四介电层,以形成一浅沟槽隔离区。2.如申请专利范围第1项所述之方法,其中步骤(d)与步骤(e)之间更包括:回蚀刻该第二介电层于上述深沟槽侧壁形成一侧间隙壁。3.如申请专利范围第1项所述之方法,其中步骤(e)与步骤(f)之间更包括:形成一抗反射层于该第三介电层上。4.如申请专利范围第1项所述之方法,其中步骤(g)与步骤(h)之间更包括:去除该罩幕层。5.如申请专利范围第1项所述之方法,其中步骤(i)与步骤(j)之间更包括:去除残余之第三介电层。6.如申请专利范围第1项所述之方法,其中步骤(j)之后更包括:去除残余之第一介电层。7.如申请专利范围第1项所述之方法,其中该第一介电层包含氮化矽层。8.如申请专利范围第1项所述之方法,其中该第二介电层为氮化矽层。9.如申请专利范围第8项所述之方法,其中该第二介电层的厚度为30-50nm。10.如申请专利范围第1项所述之方法,其中该第三介电层为氧化矽层。11.如申请专利范围第10项所述之方法,其中该第三介电层的厚度为150-350nm。12.如申请专利范围第10项所述之方法,其中该第三介电层为硼矽玻璃层。13.如申请专利范围第1项所述之方法,其中该第四介电层为氧化层。14.如申请专利范围第13项所述之方法,其中该第四介电层为高密度电浆化学气相沉积法所沉积之氧化层。15.如申请专利范围第1项所述之方法,其中该罩幕层为一光阻层。16.一种主动区自动对准于深沟槽的形成方法,包括下列步骤:(a)提供一覆有第一介电层之半导体基底;(b)穿过该第一介电层于该基底内,形成至少一对相邻的深沟槽;(c)于上述深沟槽中依序形成一电容器结构以及一埋层接触带;(d)沈积一均覆性的第二介电层于上述第一介电层表面及侧壁、深沟槽埋层接触带表面,且第二介电层与第一介电层实质上为相同材质;(e)沈积一第三介电层于该第二介电层上,且第三介电层与第二介电层实质上为不同材质;(f)形成一具有主动区图案之罩幕层于该第三介电层上,该罩幕层具有第一开口,大致对应于该对相邻的深沟槽;(g)沿该第一开口蚀刻该第三介电层,直到露出该第二介电层之上表面;(h)选择性地蚀刻所露出之第二介电层与其下之第一介电层,以形成第二开口自动对准于该对相邻之深沟槽;(i)沿该第二开口选择性地蚀刻该基底及该深沟槽,以于该深沟槽内形成一浅沟槽;以及(j)于该浅沟槽中填入一第四介电层,以形成一浅沟槽隔离区。17.如申请专利范围第16项所述之方法,其中该第一介电层与该第二介电层为氮化矽层。18.如申请专利范围第11项所述之方法,其中该第三介电层为氧化矽层。19.如申请专利范围第16项所述之方法,其中在步骤(h)之选择性蚀刻中,第二介电层对第三介电层之蚀刻比大于2.5:1。20.如申请专利范围第16项所述之方法,其中在步骤(i)之选择性蚀刻中,基底对第三介电层之蚀刻比为2-3:1。21.一种主动区自动对准于深沟槽的形成方法,包括下列步骤:(a)提供一覆有第一介电层之半导体基底,该第一介电层为氮化矽层;(b)穿过该第一介电层于该基底内形成至少一对相邻的深沟槽;(c)于上述深沟槽中依序形成一电容器结构以及一埋层接触带;(d)沈积一均覆性的第二介电层于上述第一介电层表面及侧壁、深沟槽埋层接触带表面,该第二介电层为氮化矽层;(e)沈积一第三介电层于该第二介电层上,该第三介电层为氧化矽层;(f)形成一具有主动区图案之光阻层于该第三介电层上,该光阻层具有第一开口,大致对应于该对相邻的深沟槽;(g)沿该第一开口蚀刻该第三介电层,直到露出该第二介电层之上表面;(h)去除该光阻层;(i)选择性地蚀刻所露出之第二介电层与其下之第一介电层,以形成第二开口自动对准于该对相邻的深沟槽;(j)沿该第二开口选择性地蚀刻该基底及该深沟槽,以于该深沟槽内形成一浅沟槽;(k)去除残余之第三介电层;以及(l)于该浅沟槽中填入一第四介电层以形成一浅沟槽隔离区,该第四介电层为氧化层。22.如申请专利范围第21项所述之方法,其中该第二介电层的厚度为30-50nm。23.如申请专利范围第21项所述之方法,其中该第三介电层的厚度为150-350nm。24.如申请专利范围第21项所述之方法,其中该第三介电层为硼矽玻璃层。25.如申请专利范围第21项所述之方法,其中在步骤(g)之蚀刻中,系以氟碳化物为蚀刻源。26.如申请专利范围第25项所述之方法,其中在步骤(g)之蚀刻中,系以C4F8或C5F8为蚀刻源。27.如申请专利范围第21项所述之方法,其中在步骤(i)之选择性蚀刻中,氮化矽对氧化矽之蚀刻比大于2.5:1。28.如申请专利范围第27项所述之方法,其中在步骤(i)之选择性蚀刻中,系以氟氢碳化物为蚀刻源。29.如申请专利范围第28项所述之方法,其中在步骤(i)之选择性蚀刻中,系以CHF3.CH3F或CH2F2为蚀刻源。30.如申请专利范围第21项所述之方法,其中在步骤(j)之选择性蚀刻中,基底对第三介电层之蚀刻比为2-3:1。31.如申请专利范围第30项所述之方法,其中在步骤(j)之选择性蚀刻中,系以Cl与HBr为蚀刻源。图式简单说明:第1图为一具有埋层接触带的DRAM单元结构。第2图为一DRAM元件的部分俯视图,其绘示有数个深沟槽以及深沟槽与主动区的重叠结构。第3图所示为沿着第2图中3-3切线的剖面示意图。第4-15图为一系列剖面图,用以说明本发明一较佳实施例制作自对准主动区-浅沟槽隔离区的流程。 |
