| 主权项 |
1. 一种具有半导体基体(Sub)之积体半导体电路,该积体半导体电路包括有:- 至少一个第一电位滙流排(P1),在操作期间,该电位滙流排可引导半导体电路之第一供应电位(VSS),- 至少一个第二电位滙流排(P2),在操作期间,该电位滙流排可引导半导体电路之第二供应电位(VCC),- 至少一个供输入信号(IN)接收及处理用之第一电路部份(CKT-I),- 至少一个第二电路部份(CKT-O),在该电路部份内,于半导体电路之操作期间至少可产生半导体电路之一个输出信号(OUT)及- 一个防止过电压之保护装置,其中,在每一个供引导输入信号(IN)之导线(LI)用之接线端(PI)上设有一个第一保护电路(PADIN),该保护电路装设在各个别接线端(PI)及第一电路部份(CKT-I)之间并具有以下之特征:- 在引导输入信号(IN)之导线(LI)及第一电位滙流排(P1)之间装设有在电气上互相并联之一个场氧化物电晶体(FOX)及一个场控制二极体(ZVT),其中,场氧化物电晶体(FOX)之闸极与导线(LI)相连接,而二极体(ZVT)之场控制则经由第一电位滙流排(P1)而完成,而且,场氧化物电晶体(FOX)及场控制二极体(ZVT)在引导输入信号(IN)导线(LI)之不同点(x,y)上相连接并构成电气上之连通,- 在引导输入信号(IN)之导线(LI)上,则在两点(x,y)之间设有一个扩散电阻(R@ssd@ssi@ssf),- 在场氧化物电晶体(FOX)内,分别在源极区域(S)下面及在汲极区域(D)下面构成一个井状区域{即源极井(S-well),汲极井(D-well)}并互相隔开一定距离,该两个井状区域则与源极及汲极区域(S,D)相同并自行构成本身之传导型式,其特征为保护装置仍具有以下之其他特征:- 在引导各个输出信号(OUT)之导线(LO)用之每一个接线端(PO)上是经由一条附加导线(LO1) 而与第二保护电路(PADOUT)相连接,该保护电路亦同样包括有一个场氧化物电晶体(FOX),一个场控制二极体(ZVT)及一个扩散电阻(R@ssd@ssi@ssf),并完全对有关之附加导线(LO1)及第一电位滙流排(P1)而装设,如同第一保护电路(PADIN)之场氧化物电晶体(FOX),场控制二极体(ZVT)及扩散电阻(R@ssd@ssi@ssf)是对有关引导输入信号(IN)之导线(LI)及第一电位滙流排(P1)而装设,同样地,亦如同第一保护电路(PADIN)而构成适当之井状区域,即源极井(S-well)和汲极井(D-well),- 至少在一邻近保护电路(PADIN,PADOUT)之区域内至少设有一条电位滙流排(P1;P2)及在基体(Sub)中所构成之井状保护结构(即第一供应电位井(VSS-well);第二供应电位井(VCC-well)),而各保护结构又与各个别电位滙流排(P1;P2)形成导电性之连通。2. 如申请专利范围第1项之积体半导体电路,其中在保护结构(VSS-well或VCC-well)及适当之电位滙流排(P1;P2)之间设有一掺杂区域(Reg),该区域可对保护结构(VSS-well或VCC-well)提高掺杂作用。3. 如申请专利范围第1或第2项之积体半导体电路,其中至少在保护结构(VSS-well;VCC-well)中有一个供应电位井(VSS-well或VCC-well)可达到各个别之接线端(PI,PO)上。4. 如申请专利范围第1或第2项之积体半导体电路,其中各保护结构(VSS-well;VCC-well)至少具有5微米((=10@su-@su6米)之宽度。5. 如申请专利范围第1或第2项之积体半导体电路,其中保护结构(VSS-well;VCC-well)之宽度至少为位于其上面之电位滙流排(P1,P2)宽度之10%。6. 如申请专利范围第1或第2项之积体半导体电路,其中在保护结构(VSS-well;VCC-well)中至少有一个供应电位井(VSS-well或VCC-well)之传导型式与半导体之基体(Sub)传导型式相反。7. 如申请专利范围第1或第2项之积体半导体电路,其中在保护结构(VSS-well;VCC-well)中至少有一个供应电位井(VSS-well或VCC-well)之传导型式与半导体之基体(Sub)传导型式相同。8. 如申请专利范围第1或第2项之积体半导体电路,其中半导体之基体(Sub)是设在磊晶成长层(Epitaxial layer)(Epi)之上面。9. 如申请专利范围第1或第2项之积体半导体电路,其中在操作期间,此种不仅可引导输入信号(IN)而且亦能引导输出信号(OUT)之接线端(PIO)上仅装设有一个第一保护电路(PADIN),该保护电路用作第二保护电路(PADOUT)。10.如申请专利范围第1项之积体半导体电路,其中附加导线(LO1)之电阻之欧姆値低于引导各个别输出信号(OUT)之导线(LO)之欧姆値(Ohmic Value)。11. 如申请专利范围第1项之积体半导体电路,其中一条引导各个别输出信号(OUT)之导线(LO)至少构成2欧姆(Ohm)之电阻。12. 如申请专利范围第10或11项之积体半导体电路,其中引导一个别输出信号(OUT)之导线(LO),其电阻则均匀分配在接线端(PO;PIO)及各个别第二电路部份(CKT-O)间之区域内。13. 如申请专利范围第1或第2项之积体半导体电路,其中在一个别保护电路(PADIN;PADOUT)之场氧化物电晶体(FOX)下面之各井状区域(即,源极井(S-well)和汲极井(D-well))互相形成一距离(A),该距离之最大値等于在半导体电路之保护电路外部所构成具有本身传导性型式之区域距离値,在该区域内亦呈现其他井状并具有不同电位之区域,如同场氧化物电晶体(FOX)之井状区域(S-well,D-well)内以最低距离用作适当之距离値。14. 如申请专利范围第1或第2项之积体半导体电路,其中第一保护电路(PADIN)在场氧化物电晶体(FOX)之各源极及汲极区域(S,D)是经由多数之接触而与在其上面构成之各井状区域(即源极井(S-well)和汲极井(D-well))构成电气上之连接。15. 如申请专利范围第14项之积体半导体电路,其中第一保护电路(PADIN)之井状区域(即源极井(S-well)和汲极井(D-well)构成另一掺杂作用较大之区域(Reg),经由该掺杂区域(Doping range)(Reg) 而达到与场氧化物电晶体(FOX)之源极及汲极区域(S,D)间之接触。16. 如申请专利范围第1或第2项之积体半导体电路,其中第二保护电路(PADOUT)在场氧化物电晶体(FOX)之各源极及汲极区域(S,D)是经由多数之接触而与在其下面构成之各井状区域(即源极井(S-well)和汲极井(D-well))构成电气上之连接。17. 如申请专利范围第16项之积体半导体电路,其中第二保护电路(PADOUT)之井状区域(即源极井(S-well)和汲极井(D-well))构成另一掺杂作用较大之区域(Reg),经由该掺杂区域(Doping region)(Reg)而达到与场氧化物电晶体(FOX)之源极及汲极区域(S,D)间之接触。18. 如申请专利范围第1项之积体半导体电路,其中第一保护电路(PADIN)之场氧化物电晶体(FOX)构成指状电晶体(Finger transister)。18. 如申请专利范围第1项之积体半导体电路,其中第二保护电路(PADOUT)之场氧化物电晶体(FOX)构成指状电晶体。20. 如申请专利范围第18或19项之积体半导体电路,其中至少在指状电晶体之各角隅上被倾斜切割成各指尖。21. 如申请专利范围第1或第2项之积体半导体电路,其中各扩散电阻(R@ssd@ssi@ssf)被精制成较大表面面积。22. 如申请专利范围第1或第2项之积体半导体电路,其中各保护电路(PADIN,PADOUT)均直接装设在各个别接线端(PI,PO,PIO)之邻近。23. 如申请专利范围第1项之积体半导体电路,其中各场控制二极体(ZVT)可实现并用作零伏特电晶体(Zero-volt-Transister)。24. 如申请专利范围第23项之积体半导体电路,其中零伏特电晶体(ZVT)之闸极(Gate)(G)被设计成炉灶形(Cookingshaped)。25. 如申请专利范围第24项之积体半导体电路,其中在一个零伏特电晶体(ZVT)中,其闸极(G)系由各个别之源极(Source)S及汲极(Drain)D之间构成一距离(A),该距离至少为各电晶体所需适当距离値之1.5倍,该适当距离値系在半导体电路内并在保护电路之外的各电晶体间所具有之最小距离値。26. 如申请专利范围第1项之积体半导体电路,其中第一保护电路(PADIN)至少串联一个通路闸极电晶体(Pass-Gate-Transister)(PGT)。27. 如申请专利范围第26项之积体半导体电路,其中通路闸极电晶体(PGT)之闸极(Gate)是与第二供应电位(VCC)相连接。28. 如申请专利范围第26项之积体半导体电路,其中通路闸极电晶体(PGT)藉其闸极(Gate)可达到切换之功能。29. 如申请专利范围第26,27或28项之积体半导体电路,其中通路闸极电晶体(PGT)之闸极(Gate)与其源极及其汲极之间构成一距离(B),该距离至少为各电晶体所需适当距离値之1.5倍,该适当距离値为在半导体电路内并在保护电路之外的各电晶体间所具有之最小距离。30. 如申请专利范围第1或第2项之积体半导体电路,其中场氧化物电晶体(FOX)之源极区域(S)至少在各保护电路(PADIN,PADOUT)中有一个保护电路是经由一钼釸化物层(Mosi)而与第一电位滙流排(P1)相连通。31. 如申请专利范围第1或第2项之积体半导体电路,其中在使用一个电阻(R)之情况下,场氧化物电晶体(FOX)之源极区域(S)内至少在各保护电路(PADIN,PADOUT)中有一个保护电路与第一电位滙流排(P1)相连接,该电阻(R)之数値至少为未使用电阻(R)连接时所呈现电阻値之5倍。32. 如申请专利范围第1或第2项之积体半导体电路,其中场氧化物电晶体(FOX)之汲极区域(D)内在各保护电路(PADIN,PADOUT)中至少有一个保护电路是经由一钼矽化物层(MoSi)而与引导各个别信号(输入信号IN;输出信号OUT)之导线(LI;LO1)相连接。33. 如申请专利范围第1或第2项之积体半导体电路,其中场氧化物电晶体(FOX)之汲极区域(D)内至少在各保护电路(PADINT,PADOUT)中有一个保护电路与引导各个别信号(IN;OUT)之导线(LI;LO1)亦在应用一个电阻(R)之情况下相连接,该电阻(R)之数値至少为未使用电阻(R)连接相所呈现电阻値之5倍。34. 如申请专利范围第1或第2项之积体半导体电路,其中在两排电位滙流排(P1,P2)之间至少装设有一个二极体(Dd),该二极体之作用可使半导体电路在正常操作期间产生遏止之功效。35. 如申请专利范围第34项之积体半导体电路,其中装设有一个以上之二极体(Dd),而且,各二极体相互间之距离最大为10公厘。36. 如申请专利范围第35项之积体半导体电路,其中各二极体(Dd)系装设有在有规律之距离内。37. 如申请专利范围第1或第2项之积体半导体电路,其中在两排电位滙流排(P1,P2)之间至少装设有一个场氧化物电晶体(FOX-V),该电晶体之闸极则与第二电位滙流排(VCC)相连接。38. 如申请专利范围第37项之积体半导体电路,其中多数之场氧化物电晶体(FOX-V)系装设在最大为10公厘之相互间距离内。39. 如申请专利范围第38项之积体半导体电路,其中各场氧化物电晶体(FOX-V)系装设在有规律之距离内。40. 如申请专利范围第1项之积体半导体电路,其中在现有之多个在操作中引导相同供应电位(VSS;VCC)之电位滙流排(P1-1,P1-2;P2-1,P2-2)中,各电位滙流排(P1-1,P1-2;P2-1;P2-2)系经由至少一对由两个反向并联之二极体装置(D1,D2)而互相连接。41. 如申请专利范围第40项之积体半导体电路,其中二极体装置(D1,D2)系由一个或多个多互相串联之二极体(D1-1,D1-2;D2-1,D2-2)所组成。42. 如申请专利范围第40或41项之积体半导体电路,其中各对二极体装置(D1,D2)系以星型方式(Star from)而与呈现最小欧姆値电阻(Resistance of min ohmicvalue)(R3)之电位滙流排(P1;P2)相连接。43. 如申请专利范围第40或第41项之积体半导体电路,其中在一种情况中,即由多个在操作中引导相同供应电位(VSS;VCC)之电位滙流排(P1-1,P1-2;P2-1,P2-2)分别构成一本身电位接线端(P-VSS;P-VCC)之情况下,则各对二极体装置(D1,D2)与各个别之电位接线端(P-VSS;P-VCC)相连接。44. 如申请专利范围第43项之积体半导体电路,其中各对二极体装置(D1,D2)系以星型方式而与构成相同电位之电位滙流排(P1-1,P1-2;P2-1,P2-2)之有关电位接线端(P-VSS;P-VCC)相连接,所连接之电位滙流排(P1,P2)则呈现最小欧姆値之电阻(R3)。45. 如申请专利范围第1或第2项之积体半导体电路,其中半导体电路至少构成一个接线端(P-VBB),该接线端在半导体电路之操作期间可引导一基体偏压电位(Biaspotential of the substrate)(VBB),而且,在该线端(P-VBB)及第一电位滙流排(P1)之间装设有一个场氧化物电晶体(FOX-B),该电晶体之闸极(Gate)则与该接线端(P-VBB)相连接,并且,在场氧化物电晶体(FOX-B)内,至少有部份在汲极区域(D)之下面,或者,至少有部份在源极区域(S)之下面构成一井状区域,即基体偏压电位井(VBB-well)。图示简单说明:第1图:根据本发明之半导体电路的主要部份之接线图。第2至8图:各细部图,其中一部份为接线图,一部份为俯视图,一部份为横切面图。第9图:有关输入/输出之接线端(I/O termination)之较佳构成图。第10至12图:各细部图,其中一部份为接线图,一部份为俯视图,一部份为横切面图。第13至21图:本发明之各较佳之进一步构造图并以显示外 |
