用于可合成流之非对称延迟电路的装置与方法

摘要

本发明系关于一处理器中产生一非对称延迟电路之方法与装置。透过于一汇流排介面单元与一双向汇流排间加入具有一逻辑闸与复数个延迟逻辑电路之一延迟单元，可将一对称输入致能信号转换为一非对称输出致能信号。当该非对称输出致能信号为高电位时，该输出入缓冲区被关闭以于该双向汇流排上传送一资料/位址/控制信号前先将该资料/位址/控制信号置于该资料垫上；以及当该非对称输出致能信号为低电位时，该输出入缓冲区被开启以利一外界资料源透过该汇流排驱动该资料垫。此非对称输出致能信号将可延长欲读取资料于该双向汇流排上有效之保留时间以令一接收端可于其消除前及时地取样该资料，同时又不过度影响开启延迟路径。

主权项

一用于可合成流之非对称延迟电路之装置，包含：一汇流排介面单元；一延迟单元，连接至该汇流排介面单元以接收一对称输入致能信号，其中上述之延迟单元包含一逻辑闸，该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由复数个延迟逻辑电路连接至该对称输入致能信号之一第二输入端，据以产生一非对称输出致能信号；一输出入缓冲区以接收暨反转该延迟单元之输出信号并且接收一资料/位址/控制信号；以及一资料垫，接收该输出入缓冲区的输出并连接至一双向汇流排。