| 主权项 |
1.一种半导体记忆装置,该装置系根据基准时钟信号进行位址及资料之输入及输出之同步式记忆体,其特征为包括:在输入写入位址之周期之n周期之后,从外部输入资料并保持之n段之资料保持装置;在每一写入周期时在n段资料保持装置内使资料移位之控制装置;于每一写入周期时输入写入位址,将最先输入之位址从最先之写入周期保持至n周期后之写入周期之n段写入位址保持装置;及于每一写入周期时,在n段写入位址保持装置内使资料移位,在n周期后之写入周期时,在记忆体中写入资料之控制装置。2.一种半导体记忆装置,该装置系根据基准时钟信号进行位址及资料之输入及输出之同步式记忆体,其特征为包括:在输入位址之周期之n周期后,从外部输入并保持资料之n段资料保持装置;在每一写入周期时,在n段资料保持装置内使资料移位之控制装置;在每一写入周期时输入写入位址,将最先输入之位址从最先之写入周期保持至n周期后之写入周期之n段写入位址保持装置;在每一写入周期时,于n段写入位址保持装置内使资料移位,在n周期后之写入周期时,在记忆体中写入资料之控制装置;及当读取周期连接在写入周期之后,而且写入周期与读出周期之输入位址成为一致时,暂时保持在该写入周期之n周期后输入之资料,在下一个第n+1个周期时将之输出之装置。3.一种半导体记忆装置,其特征为:至少以时钟信号,位址信号,写入控制信号,及资料信号做为输入信号,对该输入信号之各位址信号至少具有2组暂存器。4.一种半导体记忆装置,主要至少以时钟信号,位址信号,写入控制信号,及资料信号做为输入信号,其特征为:对各位址信号具有第1暂存器,第2暂存器,及选择电路,在第1暂存器与第2暂存器之间设置延迟电路。5.一种半导体记忆装置,主要至少以时钟信号,位址信号,写入控制信号,及资料信号做为输入信号,其特征为:对各位址信号具有第1暂存器,第2暂存器,及选择电路,在第1暂存器与第2暂存器之间设置闩锁电路。6.一种半导体记忆装置,主要至少以时钟信号,位址信号,写入控制信号,及资料信号做为输入信号,其特征为:对各位址信号具有第1暂存器,第2暂存器,及选择电路,在第1暂存器与第2暂存器之间设第3暂存器。7.一种半导体记忆装置,主要至少以时钟信号,位址信号,写入控制号置,及资料信号做为输入信号,其特征为:以同一逻辑信号控制设在各位址信号之许多暂存器中至少2个以上之暂存器。8.一种半导体记忆装置,该装置系根据基准时钟信号进行位址及资料之输入及输出之同步式记忆体,其特征为:以基准时钟信号上昇边缘控制位址之输入,以基准时钟信号下降边缘控制资料之输入。图示简单说明:第一图为使用比率写入方式之本发明实施例1之位址信号控制方式之方块图;第二图为用本发明第一图之动作之时序图;第三图为使用比率写入方式之本发明实施例2之位址控制方式之方块图;第四图为用来说明第三图之动作之时序图;第五图为使用比率写入方式之本发明实施例3之位址信号及写入资料控制方式之方块图;第六图为用来说明第五图之动作之时序图;第七图为将本发明用于同步SRAM时之概略方块图;第八图为使用比率写入方式之本发明实施例5之位址信号控制方式之方块图;第九图为表示第八图之动作之时序图;第十图为使用比率写入方式之本发明实施例6之位址信号控制方式之方块图。 |
