| 主权项 |
1.一种半导体装置,具备有:有一主面、形成在上述主面上的多数半导体元件及多数电极的半导体晶片;形成在上述半导体晶片的各电极上的金突起电极;备有,有一主面及一背面的绝缘基材层、形成在上述绝缘基材层的主面上的多数配线、及形成在上述绝缘基材层的贯穿孔的配线基板;在上述配线基板的主面上,具有分别连接在各多数配线而形成的多数焊锡突起电极的半导体装置,其特征在于,上述配线基板是将上述绝缘基材层的背面面向上述半导体晶片的主面配置,上述绝缘基材层的背面与上述半导体晶片的主面是介由接合材接合在一起,上述金突起电极的各电极是在上述贯穿孔的内部与上述配线基板的配线连接,上述多数焊锡突起电极以较上述半导体晶片的电极的最小间距为大的间距,排列成由多数行、列构成的格子状,上述焊锡突起电极的各电极是介由上述接合材及上述绝缘基材层,配置在上半导体晶片的主面上。2.如申请专利范围第1项的半导体装置,其中,上述绝缘基材层的厚度与上述接合材的厚度的和为50~100m。3.如申请专利范围第1项的半导体装置,其中,上述绝缘基材层的厚度较上述接合材的厚度为厚。4.如申请专利范围第2项的半导体装置,其中,上述接合材的厚度为50m以下。5.如申请专利范围第1项的半导体装置,其中,上述绝缘基材层的主面上形成有覆盖上述配线的一部分的绝缘膜,上述绝缘基材层的厚度较上述绝缘膜的厚度为厚。6.如申请专利范围第1项的半导体装置,其中,上述多数配线是由铜膜、形成在上述铜膜表面的Sn电镀膜或Ni-Au电镀膜所构成。7.如申请专利范围第1项的半导体装置,其中,上述接合材是热硬化性树脂。8.如申请专利范围第1项的半导体装置,其中,上述半导体晶片的电极是沿上述半导体晶片主面的周围排列。9.如申请专利范围第1项的半导体装置,其中,上述半导体晶片的电极是沿形成输入输出电路用元件的领域排列。10.如申请专利范围第1项的半导体装置,其中,上述焊锡突起电极是配置在离开配置上述金突起电极的领域的领域。11.如申请专利范围第1项的半导体装置,其中,上述金突起电极的弹性率较上述绝缘基材层的弹性率及上述接合材的弹性率大。12.如申请专利范围第1项的半导体装置,其中,上述绝缘基材层是由可挠性膜构成。13.如申请专利范围第1项的半导体装置,其中,上述可挠性膜是由聚醯亚胺(polyimide)系树脂构成。14.一种半导体装置的制造方法,包含有:准备,具有一主面、形成在上述主面上的多数半导体元件及多数电极的半导体晶片的制程;准备,具有,有一主面及一背面的可挠性薄膜状的绝缘基材层、形成在上述绝缘基材层的主面上的多数配线、及形成在上述绝缘基材层的贯穿孔的配线基板的制程;在上述半导体晶片的各电极上形成金突起电极的制程;在上述绝缘基材层的背面与上述半导体晶片的主面之间,介由接合材将上述配线基板配置在上述半导体晶片的主面上的制程;在配置上述配线基板的制程之后,对上述配线基板施加压力,令上述金突起电极与上述配线在上述贯穿孔的内部接触,且对上述接合材加热使其硬化的制程;以及,在上述配线基板的主面上,将多数焊锡突起电极连接在各多数配线而形成多数电极的制程,上述多数焊锡突起电极以较上述半导体晶片的电极的最小间距为大的间距,排列成由多数行、列构成的格子状,上述焊锡突起电极的各电极是介由上述接合材及上述绝缘基材层,配置在上半导体晶片的主面上。15.如申请专利范围第14项的半导体装置的制造方法,其中,上述接合材是热硬化性树脂。16.如申请专利范围第14项的半导体装置的制造方法,其中,上述金突起电极的弹性率较上述绝缘基材层的弹性率及上述接合材的弹性率大。17.如申请专利范围第1项的半导体装置,其中,上述配线基板的至少一个焊锡突起电极与上述半导体元件的多数上述电极成电气方式连接,而成为共同电极。18.如申请专利范围第17项的半导体装置,其中,上述焊锡突起电极的数目较上半导体元件的上述电极的数目少。19.一种半导体装置的制造方法,其特征在于,准备多数具有半导体装置形成部的配线带基板,在其一部分的半导体装置形成部的一面,介由热硬化性接合材加压加热搭载半导体晶片。20.如申请专利范围第19项的半导体装置的制造方法,在上述配线带基板的一部分的半导体装置形成部的一面搭载上述半导体晶片后,在上述半导体装置形成部的其他一面的配线装设金属球而形成球电极。21.如申请专利范围第19项的半导体装置的制造方法,其中,上述配线带基板的上述半导体装置形成部的架构是,具有:有一主面及一背面的绝缘基材层;形成在上述绝缘基材层的主面上的多数配线;及形成在上述绝缘基材层,上述配线位于其底部的贯穿孔,上述半导体晶片的架构是,具有:一主面、形成在上述主面上的多数半导体元件及多数电极,上述各电极上有金突起电极,在加压加热搭载上述半导体晶片时,令上述金突起电极的前端刺穿上述热硬化性接合材,压接固定在上述配线带基板的贯穿孔底的配线。22.如申请专利范围第19项的半导体装置的制造方法,其中,上述配线带基板的上述半导体装置形成部的架构是,具有:有一主面及一背面的绝缘基材层;形成在上述绝缘基材层的主面上的多数配线;及形成在上述绝缘基材层,上述配线位于其底部的贯穿孔,上述半导体晶片的架构是,具有:一主面、形成在上述主面上的多数半导体元件及多数电极,上述各电极上有金突起电极,形成上述球电极时,将上述金属球连接到上述配线带基板的主面的配线。23.如申请专利范围第19项的半导体装置的制造方法,是从卷轴拉出上述配线带基板,进行上述半导体装置形成部的装配加工后,卷收在卷收用卷轴。24.一种半导体模组,其特征在于,具备有:主面有多数连接用电极,背面有多数外部电极端子,上述一定的外部电极端子与上述一定的连接用电极以贯通内部的导体电气方式连接在一起的绝缘性的模组基板;搭载于上述模组基板的主面的一个以上的半导体装置;以及至少搭载于一个上述半导体装置上,露出的主面有多数电极时半导体元件,上述半导体元件的一定的电极与上述模组基板的主面的一定的连接用电极,用导电性的导线连接在一起,连接上述模组基板的主面的上述导线的多数上述连接用电极,其间距较上述半导体元件的主面的多数电极的最小间距大,上述半导体装置备有:具有一主面、形成在上述主面上的多数半导体元件及多数电极的半导体晶片;形成在上述半导体晶片的各电极上的金突起电极;具有,有一主面及一背面的绝缘基材层、形成在上述绝缘基材层的主面上的多数配线、及形成在上述绝缘基材层的贯穿孔的配线基板;以及,分别连接在各多数配线,形成在上述配线基板的主面上的多数焊锡突起电极,上述配线基板是配置成,上述绝缘基材层的背面面对上述半导体晶片的主面,上述绝缘基材层的背面与上述半导体晶片的主面是介由接合材接合在一起,上述金突起电极之各电极是在上述贯穿孔之内部与上述配线基板之配线连接在一起,上述多数金突起电极以较上述半导体晶片的电极的最小间距为大时间距,排列成由多行、列构成的格子状,上述焊锡突起电极的各电极是介由上述接合材及上述绝缘基材层配置在上述半导体晶片的主面上,上述焊锡突起电极是连接在上述模组基板的主面的连接用电极。25.如申请专利范围第24项的半导体模组,其中,上述半导体装置的绝缘基材层的厚度与上述接合材的厚度的和为50~100m。26.如申请专利范围第24项的半导体模组,其中,上述半导体装置的上述绝缘基材层的厚度较上述接合材的厚度为厚。27.如申请专利范围第24项的半导体模组,其中,上述半导体装置的上述接合材的厚度为50m以下。28.如申请专利范围第24项的半导体模组,其中,上述半导体装置的上述绝缘基材层的主面上形成有覆盖上述配线的一部分的绝缘膜,上述绝缘基材层的厚度较上述绝缘膜的厚度为厚。29.如申请专利范围第24项的半导体模组,其中,上述半导体装置的上述金突起电极的弹性率较上述绝缘基材层的弹性率及上述接合材的弹性率大。30.一种半导体装置的制造方法,包含有:准备,具有一主面、形成在上述主面上的多数半导体元件及多数电极的半导体晶片的制程;准备,具有,有一主面及一背面的可挠性薄膜状的绝缘基材层、形成在上述绝缘基材层的主面上的多数配线、及形成在上述绝缘基材层的贯穿孔的配线基板的制程;在上述半导体晶片的各电极上形成金突起电极的制程;在上述绝缘基材层的背面与上述半导体晶片的主面之间,将上述配线基板配置在上述半导体晶片的主面上的制程;在配置上述配线基板的制程之后,对上述配线基板施加压力,令上述金突起电极与上述配线在上述贯穿孔的内部接触,且接合上述配线基板与上述半导体晶片的制程;以及,在上述配线基板的主面上,将多数焊锡突起电极连接在各多数配线而形成多数电极的制程,上述多数焊锡突起电极以较上述半导体晶片的电极的最小间距为大的间距,排列成由多数行、列构成的格子状,上述焊锡突起电极的各电极是介由上述接合材及上述绝缘基材层,配置在上半导体晶片的主面上。31.如申请专利范围第30项的半导体装置的制造方法,其中,上述金突起电极的弹性率较上述绝缘基材层的弹性率大。32.如申请专利范围第30项的半导体装置的制造方法,其中,上述多数配线是由铜膜、形成在上述铜膜表面的Sn电镀膜或Ni-Au电镀膜所构成。图式简单说明:第1图是表示本发明一实施形态(实施形态1)的半导体装置的模式截面图。第2图是本实施形态1的半导体装置的平面图。第3图是本实施形态1的半导体装置的背面图。第4图是表示本实施形态1的区域阵列电极与半导体晶片的电极的结线状态的半导体装置的模式平面图。第5图是本实施形态1的半导体装置的半导体晶片的模式平面图。第6图是本实施形态1的半导体装置的配线带基板的平面图。第7图是上述配线带基板的模式截面图。第8图是上述配线带基板的背面图。第9图是表示制造本实施形态1的半导体装置时在电极上形成金导线突块电极的半导体晶片的模式截面图。第10图是表示制造本实施形态1的半导体装置时重叠在半导体晶片上的接合材及配线带基板的模式截面图。第11图是表示制造本实施形态1的半导体装置时介由接合材在半导体晶片上接合配线带基板的状态的模式截面图。第12图是表示制造本实施形态1的半导体装置时介由接合材重叠接合在半导体晶片上的配线带基板的模式截面图。第13图是表示制造本实施形态1的半导体装置时将区域阵列电极固定在配线带基板的状态的截面图。第14图是表示搭载本实施形态1的半导体装置的电子装置的部分模式截面图。第15图是表示本发明的其他实施形态(实施形态2)的半导体装置的模式截面图。第16图是表示本发明的其他实施形态(实施形态3)的半导体装置的模式截面图。第17图是表示本发明的其他实施形态(实施形态4)的半导体装置的模式截面图。第18图是表示本发明的其他实施形态(实施形态5)的区域阵列电极与半导体晶片的电极的结线状态的半导体装置的模式平面图。第19图是表示本实施形态5的变形例子的区域阵列电极与半导体晶片的电极的结线状态的半导体装置的模式平面图。第20图是表示本发明的其他实施形态(实施形态6)的使用多连带制造半导体装置的方法的模式图。第21图是表示制造本实施形态6的半导体装置时将半导体晶片搭载于配线带基板的状态的放大模式图。第22图是表示制造本实施形态6的半导体装置时供应焊锡球形成焊锡突起电极的方法的模式图。第23图是表示本发明的其他实施形态(实施形态7)的多晶片模组的模式截面图。第24图是表示本实施形态7的多晶片模组的半导体晶片的电极排列与多晶片模组基板的线焊接垫的排列模式图。第25图是表示本实施形态6的多晶片模组的制造方法的流程图。 |
