| 主权项 |
1.一种半导体布局架构,适用于一静电放电防护电 路,包括: 一第一区域,具有用来当做一矽控制整流器之至少 一第一装置;以及 一第二区域,具有用来当作一触发源之至少一第二 装置,用以于发生静电放电事件时提供一触发电流 以导通上述矽控制整流器以释放静电放电电荷; 其中上述第一区域系与上述第二区域相邻,且上述 第一区域以及上述第二区域之间并没有设置或电 性连接任何电阻区,因此当发生静电放电事件时, 可增加流入矽控制整流器的触发电流。 2.如申请专利范围第1项所述之半导体布局架构,其 中上述第一区域以及上述第二区域之间最短的距 离的范围系介于2微米至10微米之间。 3.如申请专利范围第1项所述之半导体布局架构,更 包括一第一防护环区,围绕上述第一区域以及第二 区域。 4.如申请专利范围第3项所述之半导体布局架构,其 中上述第一防护环区系掺杂P型杂质。 5.如申请专利范围第4项所述之半导体布局架构,更 包括一第二防护环区,围绕上述第一防护环区。 6.如申请专利范围第5项所述之半导体布局架构,其 中上述第二防护环区系掺杂N型杂质。 7.如申请专利范围第6项所述之半导体布局架构,更 包括一第三区域,其中至少设置一二极体,用以于 发生静电放电事件时,箝制静电放电事件所产生的 静电放电电压。 8.如申请专利范围第1项所述之半导体布局架构,其 中作为触发源之上述装置系为一接地闸极NMOS电晶 体。 9.如申请专利范围第8项所述之半导体布局架构,其 中上述接地闸极NMOS电晶体包括至少一多晶矽闸极 区,且上数多晶矽闸极区之延伸系穿越上述第二区 域中之至少一掺杂源/汲极区。 10.一种半导体布局架构,适用于一静电放电防护电 路,包括: 一第一区域,具有用来当做一矽控制整流器之至少 一第一装置; 一第二区域,具有用来当作一触发源之至少一第二 装置,用以于发生静电放电事件时提供一触发电流 导通上述矽控制整流器以释放静电放电垫荷;以及 一第一防护环区,围绕上述第一区域以及第二区域 , 其中上述第一区域与上述第二区域相邻,且上述第 一区域以及上述第二区域之间并没有设置或是电 性连接任何电阻区以及上述第一防护环区的片段, 因此当发生静电放电事件时,可增加流入矽控制整 流器的触发电流。 11.如申请专利范围第10项所述之半导体布局架构, 其中上述第一区域以及上述第二区域之间最短距 离的范围系介于2微米至10微米之间。 12.如申请专利范围第10项所述之半导体布局架构, 其中上述第一防护环区系掺杂P型杂质。 13.如申请专利范围第12项所述之半导体布局架构, 更包括围绕上述第一防护环区之一第二防护环区 。 14.如申请专利范围第13项所述之半导体布局架构, 其中上述第二防护环区系掺杂N型杂质。 15.如申请专利范围第14项所述之半导体布局架构, 更包括一第三区域,其中至少设置一二极体,用以 于发生静电放电事件时,箝制静电放电事件所产生 的静电放电电压。 16.如申请专利范围第15项所述之半导体布局架构, 其中作为触发源之上述装置系为一接地闸极NMOS电 晶体。 17.一种半导体布局架构,适用于一静电放电防护电 路,包括: 一第一区域,具有用来当做一矽控制整流器之至少 一第一装置; 一第二区域,具有用来当作一触发源之至少一第二 装置,用以于发生静电放电事件时提供一触发电流 导通上述矽控制整流器以释放静电放电电荷;以及 一P型防护环区,围绕上述第一区域以及第二区域, 其中上述第一区域以及第二区域之间最短距离的 范围系介于2微米至10微米之间,上述第一区域以及 第二区域之间并没有设置或是电性连接任何电阻 区以及上述P型防护环区的片段,因此当发生静电 放电事件时,可增加流入矽控制整流器的触发电流 。 18.如申请专利范围第17项所述之半导体布局架构, 更包括一N型防护环区,围绕上述P型防护环区。 19.如申请专利范围第17项所述之半导体布局架构, 更包括一第三区域,其中至少设置一二极体,用以 于发生静电放电事件时,箝制静电放电事件所产生 的静电放电电压。 20.如申请专利范围第17项所述之半导体布局架构, 其中作为触发源之上述装置系为一接地闸极NMOS电 晶体。 图式简单说明: 第1图系显示传统静电放电防护电路系统之电路图 。 第2A图系显示根据本发明实施例所述之静电放电 防护电路系统之电路图。 第2B图系显示根据本发明实施例所述之半导体布 局架构,适用于第2A图的静电放电防护电路系统。 第2C图系显示根据本发明实施例所述之第2B图中布 局架构之详细等效电路图。 第3图系显示针对许多不同装置做静电放电测试之 结果图表300。 |
