| 摘要 |
에뮬레이팅된 공유 메모리(ESM) 아키텍처를 위한 프로세서 아키텍처 배열은, 인터리브된 쓰레드간 파이프라인을 각각 구비하는, 소정 개수의, 바람직하게는 복수의, 다중-쓰레드된 프로세서를 포함하고, 상기 파이프라인은 데이터에 산술, 논리 및 선택적으로 추가적인 연산을 실행하기 위해 직렬로 배열된 복수의 기능 유닛을 포함하고, 더 낮은 지연을 갖는 하나 이상의 기능 유닛은 상기 파이프라인에서 메모리 액세스 세그먼트 전에 위치되고, 더 긴 지연과 연관된 보다 복잡한 연산을 실행하는 하나 이상의 긴 지연 유닛(LLU)은 메모리 액세스 세그먼트와 병렬로 동작가능하게 위치된다. 일부 구체예에서, 상기 파이프라인은 상기 메모리 액세스 세그먼트와 병렬로 다수의 브랜치를 포함할 수 있고, 각 브랜치는 적어도 하나의 긴 지연 유닛을 포함할 수 있다. |
