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Un aparato de procesamiento de datos dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desde un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencias Ortogonales, OFDM, y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos: un desentrelazador (514) de símbolos que puede funcionar para introducir por lectura en una memoria (100) de entrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadora OFDM, y para extraer por lectura de la memoria (100) de entrelazador de símbolos los símbolos de datos adentro de una corriente de símbolos de salida para efectuar el mapeo, siendo la extracción por lectura en un orden diferente a la introducción por lectura, determinándose el orden a partir de un conjunto de direcciones, con el efecto de que los símbolos de datos son desentrelazados desde las señales de sub-portadora OFDM adentro de la corriente de símbolos de salida, una unidad (52) de desmapeo que se puede hacer funcionar para generar, a partir de los símbolos de datos de la corriente de símbolos de salida, bits de datos codificados por LDPC, entrelazados por paridad, mediante la conversión de cada uno de los símbolos de datos de la corriente de símbolos de salida que representa un símbolo de modulación de las señales de sub-portadora OFDM en bits de datos de acuerdo con un esquema de modulación, un permutador inverso (53) adaptado para realizar un proceso de permutación inversa para efectuar una reversión de un proceso de permutación aplicado a los bits de datos codificados por LDPC, entrelazados por paridad, para permutar los bits de datos codificados por LDPC de manera que no se incorporan en el mismo símbolo una pluralidad de los bits de datos codificados por LDPC que corresponden a un valor de 1 en una fila arbitraria de una matriz de información que corresponde a bits de información de un código LDPC, que se usó para codificar los bits de datos, y un decodificador LDPC (50) adaptado para realizar una decodificación LDPC sobre los bits de datos codificados por LDPC sobre los que se ha realizado el proceso de permutación inversa para formar los bits de datos de salida; en el que el desentrelazador (514) de símbolos incluye: un generador (102) de direcciones que se puede hacer funcionar para generar el conjunto de direcciones, generándose una dirección para cada uno de los símbolos de datos recibido para indicar la señal de sub-portadora OFDM desde la que el símbolo de datos recibido se tiene que mapear adentro de la corriente de símbolos de salida, comprendiendo el generador (102) de direcciones: un registro (200, 202) de desplazamiento de retroalimentación lineal, que incluye un número predeterminado de niveles de registro y que es operable para generar una secuencia de bit pseudo-aletoria de acuerdo con un polinomio generador, un circuito (210) de permutación operable para recibir el contenido de los niveles del registro de desplazamiento y para permutar los bits presentes en los niveles de registro de acuerdo con un código de permutación para formar una dirección de una de las sub-portadoras de OFMD, y una unidad (224) de control operable en combinación con un circuito de comprobación de dirección (216) para re-generar una dirección cuando una dirección generada exceda de una dirección válida máxima predeterminada; y en el que: la dirección válida máxima predeterminada es sustancialmente cuatro mil noventa y seis, el registro (200, 202) de desplazamiento de retroalimentación lineal tiene once niveles de registro con un polinomio generador para el registro de desplazamiento de retroalimentación lineal de R'i[10] >= R'i-1[0] ⊕ R'i-1[2], y el orden de permutación forma una dirección de once bits Ri[n] para el símbolo de datos iésimo del bit presente en el nivel de registro nésimo R'i[n] de acuerdo con la tabla: **Tabla** |
