| 主权项 |
1﹒一种最佳化高速排序器架构包括:复数个中接 之处理单元,每一个处理单 元均适于储存一内存値,所有内存値的排列位置关 系是在一第一方向由大 至小,且在一第二方向是由小至大,该第二方向是 相反于该第一方向,而 且所有处理单元均适于同时接收一输入资料,与其 内存値作比较;每一个 处理单元均包括:一排序单元,其具有一缓冲器、 和串接至该组冲器的一 储存器,该储存器适于用来储存该内存値;以及一 比较及控制单元耦接到 该排序单元,该比较及控制单元适于接收该输入资 料,并与该排序单元的 储存器中之内存値作比较,以便控制该排序单元之 操作;当该最佳化高速 排序器架构接收该输入资料是要进行一排序程序 时,每一个处理单元的比 较及控制单元均控制排序单元将其储存器中的内 存値暂存到在该第一方向 紧邻的缓冲器中,且比较及控制单元根据其比较结 果,在维持储存器的内 存値不变、以该输入资料取代储存器的内存値和 以在该第二方向紧邻的缓 冲器中之値取存储作器的内存値中选择一种控制 排序单元如是操作;当该 最佳化高速排序器架构接收该输入资料是要进行 一删除程序时,每一个处 埋单元的比较及控制单元均控制排序单元将其储 存器中的内存値暂存到在 该第二方向紧邻的缓冲器中,且比较及控制单元数 据其比较结果,在维持 储存器的内存値不变、和以在该第一方向紧邻的 缓冲器中之値取代储存器 的内存値中选择一种控制排序单元如是操作。 2﹒如申请专利范围第1项所述之最佳化高速排序 器架构,其中每一个缓冲器 、和储存器都是由一组暂存器构成的。 3﹒如申请专利范围第2项所述之最佳化高速排序 器架构,其中每一个排序单 元均具有一弱的反相器耦接到该储存器上,用以维 持该储存器所储存的内 存値。 4﹒如申请专利范围第1﹒2或3项所述之最佳化高速 排序器架构,其中所有 处理单元的内存値与该输入料同时作比较之后,分 成小于或等于该输入腹@ 禤漱@第一群、和大于该输入资料的一第二群。 5﹒如申请专利范围第4项所述之最佳化高速排序 器架构,其中在该排序程序 中,属于该第二群的所有处理单元之比较及控制单 元,控制排序单元维持 储存器的内存値不变,属于该第一群且紧邻该第二 群的该单个处理单元之 比较及控制单元,控制排序单元以该输入资料取代 储存器的内存値,且属 于该第一群的其他处理单元之比较及控制单元,取 控制排序单元以在该第 二方向紧邻的缓冲器中之値取代储存器的内存値 。 6﹒如申请专利范围第5项所述之最佳化高速排序 器架构,其中在该删除程序 中,属于该第二群的所有处理单元之比较及控制单 元,控制排序单元维持 储存器的内存値不变,且属于该第一群的所有处理 单元之比较及控制单元 ,控制排序单元以在该第一方向紧邻的缓冲器中之 値取代储存器的内存値 。 7﹒如申请专利范围第6项所述之最性化高速排序 器架构,其中每一个处理单 元均适于接收一重置(Reset)信号,使其内存値被初 使化为"0"输 出。 8﹒如申请专利范围第7项所述之最佳化高速排序 器架构,其中每一个排序单 元均具一复数个控制闸耦接到该比较控制单元和 该重置信号,以便被控制 操作。图示简单说明: 第la图是本发明的排序器删除 (delete)功能的示意图; 第lb图是本发明的排序器排序(sort) 功能的示意图; 第2图是显示本发明最佳化高速排序 器之一种较佳架构的方块图; 第3a图是第2图中所示排序单元的一 种较佳电路实施例(单一位元)之电路图 第3b图是第2图中所示比较及控制单 元的一种较佳实施例的电路图; 第4a图是比较两笔资料的单一位元之 逻辑电路图; 第4b图是比较两笔资料的一种比较器 (四位元)之电路图; 第4c图是输入到第3b图的比较及控制 单元中之第一和二时脉信号的时序图; 第5至10图是本发明两级串接的排序 单元之电路,分别显示其六种电路操作状 态。 |
