| 发明名称 |
电子电路及其形成方法以及电子电路形成用覆铜积层板 |
| 摘要 |
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| 申请公布号 |
TWI500824 |
申请公布日期 |
2015.09.21 |
| 申请号 |
TW100100916 |
申请日期 |
2011.01.11 |
| 申请人 |
ＪＸ日鑛日石金属股份有限公司 |
发明人 |
山西敬亮;福地亮;神永贤吾 |
| 分类号 |
C25D5/10;H05K1/02;H05K3/02;H05K3/06;C23F1/18 |
主分类号 |
C25D5/10 |
| 代理机构 |
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代理人 |
阎启泰 台北市中山区长安东路2段112号9楼;林景郁 台北市中山区长安东路2段112号9楼 |
| 主权项 |
一种电子电路，系由形成在树脂基板之单面或两面的铜或铜合金之层(A)、形成在该(A)层上之一部分或整面的铜或铜合金之镀敷层(B)、形成在该(B)层上之一部分或整面且对铜蚀刻液蚀刻速度小于铜之镀敷层(C)、进一步形成在该层(C)上之0.05μm以上且未达1μm的铜或铜合金之镀敷层(D)构成的积层体，由对该(A)层、(B)层、(C)层及(D)层之积层部的一部分进行蚀刻去除至树脂基板表面而成之铜电路所形成。
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| 地址 |
日本 |
