具有高写入平行度之快闪记忆体的行多余之新实施

摘要

本发明揭示一种具有r行多余记忆体单元、r个多余感测器及一多余行解码器之多余记忆体阵列。多余位址暂存器储存缺陷常规记忆体单元之位址。多余锁存器系提供于r个锁存器之n个群组中。多余比较逻辑将缺陷常规记忆体单元之位址与一外部输入位址相比较。若比较结果为真，则所提供者系：一DISABLE_LOAD信号，其系用于停用针对m行的n个群组中之一群组的常规感测器；一ENABLE_LATCH信号，其系针对m行的n个群组中之一群组而用于停用对应的常规感测器；以及r个REDO信号中之一信号，其系针对在所停用的n个群组中之一群组中之r个多余锁存器中之一个别锁存器。该等多余锁存器中之一选定锁存器启动该等r个多余感测器中之一感测器来存取一多余行。

主权项

一种具有行多余之记忆体，其包含：一常规记忆体阵列，其具有若干常规行解码器与若干常规感测器；一多余记忆体阵列，其具有一多余行解码器与若干多余感测器；若干多余锁存器，其系耦合至该等多余感测器中之一感测器；多余比较逻辑，其将一缺陷常规记忆体单元之一位址与若干输入位址相比较以停用针对一缺陷常规记忆体之该等常规感测器并致能一耦合至该等多余感测器中之一感测器的对应多余锁存器以启动在该多余记忆体阵列中之一多余行。