Bitleitungs-Vorladeschaltungen für ein Halbleiterspeicherbauelement

摘要

Bitleitungs-Vorladeschaltung für ein Halbleiterspeicherbauelement, mit–einer Mehrzahl von Wortleitungen (WLj), die jeweils in Reaktion auf eine Mehrzahl von Wortleitungsauswahlsignalen ausgewählt werden,–einer Mehrzahl von Bitleitungspaaren (ABL1/ABL1B bis ABL4/ABL4B), die senkrecht zu den Wortleitungen verlaufen und in Reaktion auf zugehörige Spaltenauswahlsignale ausgewählt werden,–einer Mehrzahl von Speicherzellen (MC1 bis MC4), die jeweils mit einer der Wortleitungen und einem der Bitleitungspaare verbunden sind, und–einer Mehrzahl von Vorladeschaltkreisen (14-1 bis 14-8), um die mehreren Bitleitungspaare in Reaktion auf jeweilige Vorladesteuersignale vorzuladen, wobei der jeweilige Vorladeschaltkreis jeweils einen ersten, einen zweiten und einen dritten NMOS-Transistor (N12, N13, N11) umfasst,–wobei der erste Transistor (N12) und der zweite Transistor (N13) in Reihe zwischen ein zugehöriges Paar von Bitleitungen (ABL1/ABL1B) eingeschleift sind und jeweils einen Gate-Anschluss besitzen, an den ein Vorladesteuersignal (PER(i+1)) angelegt wird, um eine Vorladespannung (VBL) zu dem Bitleitungspaar in Reaktion auf das Vorladesteuersignal zu übertragen, und der dritte Transistor (N11) zwischen das Bitleitungspaar eingeschleift ist und einen Gate-Anschluss aufweist, dem das Vorladesteuersignal zugeführt wird, um den Spannungspegel zwischen dem Bitleitungspaar auszugleichen, und–wobei der erste und der zweite Transistor (N12, N13) mit abgewinkelt verlaufenden Kanalbereichen derart gebildet sind, dass ihre Kanallängen (l2, L2; l3, L3) größer als die Kanallänge (l1; L1) des dritten Transistors (N11) sind, um dadurch einen höheren ohmschen Widerstand als der dritte Transistor aufzuweisen.