Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode

摘要

Verfahren mit: Bilden einer Gateelektrodenstruktur über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großemε, eine metallenthaltende Deckschicht, die über dem dielektrischen Material mit großemεgebildet ist, ein Halbleitermaterial, das über der metallenthaltenden Deckschicht gebildet ist, und ein dielektrisches Deckmaterial, das über dem Halbleitermaterial gebildet ist, aufweist und wobei die Gateelektrodenstruktur einen schmäler werdenden unteren Bereich mit einer reduzierten Länge aufweist; Bilden eines Abstandshalters an Seitenwänden der Gateelektrodenstruktur, wobei der Abstandshalter einen ersten Abstandshalterbereich, der an dem schmäler werdenden unteren Bereich haftet, und einen zweiten Abstandshalterbereich, der an einem nicht schmäler werdenden Bereich der Gateelektrodenstruktur haftet, aufweist; Bilden eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem Halbleitergebiet mit einem lateralen Abstand, der durch den ersten Abstandshalterbereich festgelegt ist; und Bilden von Drain- und Sourcegebieten eines Transistors in zumindest einem Teil der verformungsinduzierenden Halbleiterlegierung.