| 主权项 |
一种半导体元件的制造方法，包括：提供一基底，并于该基底上形成一垫层；图案化该垫层及该基底以形成复数个沟槽；形成一沟槽顶部绝缘层于该沟槽内，其并突出于该基底表面，且该沟槽顶部绝缘层更包括一延伸部，其延伸至部分之该垫层上；以该沟槽顶部绝缘层及该延伸部为罩幕蚀刻该垫层及该基底以形成一凹陷沟槽；以及于该凹陷沟槽内形成一镶嵌式闸极。如申请专利范围第1项所述之半导体元件的制造方法，其中另包括形成复数个沟槽电容于该沟槽内，且该沟槽顶部绝缘层位于该沟槽电容之上。如申请专利范围第1项所述之半导体元件的制造方法，其中蚀刻该垫层及该基底以形成该凹陷沟槽的步骤包括：以该沟槽顶部绝缘层及该延伸部为罩幕蚀刻该垫层，并留下位于该延伸部下之垫层以于该基底表面形成由一直线形侧壁层围绕之开口；以及以该沟槽顶部绝缘层之延伸部及该直线形侧壁层为罩幕对该开口内之基底蚀刻以形成该凹陷沟槽。如申请专利范围第1项所述之半导体元件的制造方法，其中另包括对该基底实施离子植入步骤以形成源/汲极区于该镶嵌式闸极之两侧。如申请专利范围第1项所述之半导体元件的制造方法，其中该垫层系包括一垫氧化矽层，及一垫氮化矽层，其形成于该垫氧化矽层表面。如申请专利范围第1项所述之半导体元件的制造方法，其中形成该沟槽顶部绝缘层及该延伸部之步骤系包括以沉积/溅射率(deposition/sputtering ratio)约为3至4之高密度电浆化学气相沉积法(HDPCVD)，沉积该沟槽顶部绝缘层于该沟槽内并突出于该基底表面，以及蚀刻位于该沟槽边角之垫层的一部分，并形成该延伸部以延伸至邻近该边角之垫层表面。如申请专利范围第1项所述之半导体元件的制造方法，其中该沟槽顶部绝缘层系包括氧化矽(SiO2)。如申请专利范围第3项所述之半导体元件的制造方法，其中该直线形侧壁层具有一直线形外侧壁，其形成步骤系包括以CH3F电浆对该垫层进行蚀刻。如申请专利范围第1项所述之半导体元件的制造方法，其中另包括在形成该沟槽顶部绝缘层之步骤后实施一平坦化步骤。如申请专利范围第1项所述之半导体元件的制造方法，其中在形成该沟槽顶部绝缘层时，其突出于基底之厚度约为该镶嵌式闸极的最小线宽之1.5倍。如申请专利范围第3项所述之半导体元件的制造方法，其中形成该镶嵌式闸极于该凹陷沟槽内之步骤，包括：形成一闸极介电层于该凹陷沟槽之底部及侧壁；形成一闸极导电层于该凹陷沟槽内及突出该基底；以及平坦化该闸极导电层、该间隙壁及该沟槽顶部绝缘层以形成该该镶嵌式闸极。如申请专利范围第3项所述之半导体元件的制造方法，其中在以该沟槽顶部绝缘层及该延伸部为罩幕蚀刻该垫层，并留下位于该延伸部下方之垫层以于该基底表面形成由该间隙壁围绕之开口之步骤后，该沟槽顶部绝缘层突出于基底之厚度约大于该镶嵌式闸极的最小线宽。一种半导体元件的结构，包括：一基底，该基底内有复数个沟槽；一顶部绝缘层，位于该沟槽内且突出于该基底，该顶部绝缘层具有一延伸部使该顶部绝缘层于该延伸部位置之宽度大于该沟槽之宽度；一间隙壁，位于该顶部绝缘层之侧壁及该延伸部下；一凹陷沟槽，位于两相邻沟槽之间隙壁间之基底内；以及一镶嵌式闸极，位于该凹陷沟槽内。如申请专利范围第13项所述之半导体元件的结构，其中该顶部绝缘层及该延伸部系以沉积/溅射率(deposition/sputtering ratio)约为3至4之高密度电浆化学气相沉积法(HDPCVD)形成。如申请专利范围第13项所述之半导体元件的结构，其中该顶部绝缘层系包括氧化矽(SiO2)。如申请专利范围第13项所述之半导体元件的结构，其中该间隙壁突出于基底之厚度约大于该镶嵌式闸极的最小线宽。如申请专利范围第13项所述之半导体元件的结构，其中该镶嵌式闸极突出于该基底表面。如申请专利范围第13项所述之半导体元件的结构，其中该镶嵌式闸极包括：一闸极介电层，位于该凹陷沟槽之底部及侧壁；以及一闸极导电层，位于该凹陷沟槽内。 |
