飞速舍入装置

摘要

本实用新型公开了一种飞速舍入装置，用于解决现有技术不能适用于基于IEEE754标准的舍入的技术问题，其技术方案包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路。本实用新型通过改进寄存器更新电路和寄存器文件，以及增加拼接电路，可以快速生成6种满足IEEE754标准舍入要求的结果，且这6个结果可以覆盖高基迭代算法和不同位宽情况下的所有可能的舍入结果，对这6种结果进行选择，获得最终的舍入结果，可以满足高基迭代算法和不同计算位宽情况下的基于IEEE754标准的飞速舍入要求。

主权项

一种飞速舍入装置，包括寄存器，其特征在于：还包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路；寄存器文件包括六个m2位宽的寄存器：第一寄存器，第二寄存器，第三寄存器，第四寄存器，第五寄存器，第六寄存器；五个1位宽的标记寄存器：第七寄存器，第八寄存器，第九寄存器，第十寄存器，第十一寄存器；二个m1位宽的寄存器：第十二寄存器和第十三寄存器；寄存器位宽为n，则有m1+m2＝n+3，且有m2＝2+log2a，a是大于1的常数；在每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电路，生成新的寄存器值，本拍结束时存入寄存器文件；拼接电路根据寄存器文件中各寄存器的值，产生6个可能的结果；在迭代结束后，由余数网络电路产生矫正信号，舍入判断电路生成向上舍入信号，将矫正信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。