一种通信协议处理器中超时定时器的硬件设计结构

摘要

本发明一种通信协议处理器中超时定时器的硬件设计结构涉及协议处理器设计技术领域，主要为解决目前通信协议处理器中超时定时器精度不高及工作速度慢从而影响协议处理器性能的问题。本发明的硬件设计结构包括控制逻辑模块、定时器模块、多路选择器、比较器模块、或逻辑模块、超时表格模块和过滤器。本发明采用硬件结构替代了软件完成超时表项的查找、删除和插入操作，使得超时定时器的性能大大提高；同时能够通过设定不同精度的定时器，使得硬件定时器的精度不受嵌入式处理器的最高频率限制，从而达到更高的精度。

主权项

一种通信协议处理器中超时定时器的硬件设计结构包括控制逻辑模块、定时器模块、多路选择器、比较器模块、或逻辑模块、超时表格模块和过滤器，其特征在于，所述控制逻辑模块分别与所述定时器模块、所述多路选择器、所述超时表格模块、所述比较器模块和所述过滤器连接；所述过滤器的输出连接到所述超时表格模块；所述定时器模块的输出分别与所述控制逻辑模块和所述多路选择模块连接；所述多路选择器的输出和所述超时表格模块的输出分别与比较器模块连接，所述比较器模块的输出分别连接到所述或逻辑模块和所述控制逻辑模块。