半导体非易失性存储电路

摘要

本发明实现了可防止向存储保持用FET型晶体管的伪写入并能够稳定地保持存储的半导体非易失性存储电路，在设有在接地电位GND和位线BL之间形成源漏通路的第一FET型晶体管型MNM1和在接地电位GND和差动对线BL之间形成源漏通路的第二FET型晶体管MNM2的该电路中，设有：将上述第一FET型晶体管MNM1的漏极端和位线BL之间的连接通断的第三FET型晶体管MNM3；将上述第二FET型晶体管MNM2的漏极端和差动对线BL_之间的连接通断的第四FET型晶体管MNM4。

主权项

一种半导体非易失性存储电路，设有第一和第二MISFET型晶体管，其特征在于，所述第一和第二MISFET型晶体管的源极端共同连接于接地电位，所述第一和第二MISFET型晶体管的栅极端共同连接于第一字线，所述第一MISFET型晶体管的漏极端连接在位线上，所述第二MISFET型晶体管的漏极端连接在所述位线的差动对线上，在所述第一MISFET型晶体管的漏极端与所述位线之间设有进行通断电的第一开关元件，在所述第二MISFET型晶体管的漏极端与所述位线的差动对线之间设有进行通断电的第二开关元件，在所述第一字线上施加电源电压的大致一半的电压，通过在所述位线或所述位线的差动对线中的任意一方上施加电源电位，使所述第一或第二MISFET型晶体管的导通电阻值变化，给所述第一和第二MISFET型晶体管的导通电阻值赋予差异，以用导通电阻值的差异来存储1或0。