| 主权项 |
1.一种P型通道非挥发性记忆体的操作方法,该P型 通道非挥发性记忆体包括设置于一基底上之多数 个记忆单元,各该记忆单元由该基底起包括一电荷 储存结构、一闸极,以及设置于该闸极两侧的该基 底中之一源极与一汲极,其中该基底中更包括一井 区,且该些记忆单元位于该井区上,该操作方法包 括在进行抹除操作时: 于一选定记忆单元的源极施加一第一电压,于该选 定记忆单元的闸极施加一第二电压,于该井区施加 一第三电压,将该选定记忆单元的汲极浮置,其中 该第一电压大于该第二电压,且该第三电压大于该 第二电压,以利用F-N穿隧效应抹除该选定记忆单元 ;以及 于一非选定记忆单元的汲极施加一第四电压,于该 非选定记忆单元的闸极施加一第五电压,将该非选 定记忆单元的源极浮置,以避免抹除该非选定记忆 单元。 2.如申请专利范围第1项所述之P型通道非挥发性记 忆体的操作方法,其中该电荷储存结构由下而上包 括一底介电层、一电荷储存层与一顶介电层。 3.如申请专利范围第1项所述之P型通道非挥发性记 忆体的操作方法,其中该第五电压等于该第二电压 。 4.如申请专利范围第1项所述之P型通道非挥发性记 忆体的操作方法,其中该第一电压为6伏特左右,该 第二电压为-6伏特左右,该第三电压为6伏特左右, 该第四电压为0伏特左右,该第五电压为-6伏特左右 。 5.如申请专利范围第1项所述之P型通道非挥发性记 忆体的操作方法,该操作方法更包括在进行程式化 操作时: 于该选定记忆单元的源极施加一第六电压,于该选 定记忆单元的汲极施加一第七电压,于该选定记忆 单元的闸极施加一第八电压,于该井区施加一第九 电压,其中该第六电压大于该第七电压,且该第八 电压大于该第七电压,以利用通道热电洞诱发热电 子注入效应,程式化该选定记忆单元;以及 于该非选定记忆单元的源极施加一第十电压,于该 非选定记忆单元的闸极施加一第十一电压,将该非 选定记忆单元的汲极浮置,以避免程式化该非选定 记忆单元。 6.如申请专利范围第5项所述之P型通道非挥发性记 忆体的操作方法,其中该第十电压等于该第六电压 ,该第十一电压等于该第八电压。 7.如申请专利范围第5项所述之P型通道非挥发性记 忆体的操作方法,其中该第六电压为6伏特左右,该 第七电压为0伏特左右,该第八电压为5伏特左右,该 第九电压为6伏特左右,该第十电压为6伏特左右,该 第十一电压为5伏特左右。 8.如申请专利范围第5项所述之P型通道非挥发性记 忆体的操作方法,该操作方法更包括在进行读取操 作时: 于该选定记忆单元的源极施加一第十二电压,于该 选定记忆单元的汲极施加一第十三电压,于该选定 记忆单元的闸极施加一第十四电压,于该井区施加 一第十五电压,其中该第十二电压大于该第十三电 压;以及 于该非选定记忆单元的源极施加一第十六电压,于 该非选定记忆单元的闸极施加一第十七电压,于该 非选定记忆单元的汲极施加该第十六电压或浮接, 以避免干扰该选定记忆单元的读取结果。 9.如申请专利范围第8项所述之P型通道非挥发性记 忆体的操作方法,其中该第十二电压为3.3伏特左右 ,该第十三电压为1.8伏特左右,该第十四电压为3.3 伏特左右,该第十五电压为3.3伏特左右,该第十六 电压为3.3伏特左右,该第十七电压为3.3伏特左右。 10.一种P型通道非挥发性记忆体的操作方法,该P型 通道非挥发性记忆体包括设置于一基底中之多数 个记忆单元,各该记忆单元包括串连之一存取电晶 体与一记忆体电晶体,该存取电晶体的汲极串接该 记忆体电晶体的源极,其中,该记忆体电晶体由下 而上包括一电荷储存结构与一闸极,该基底中更包 括一井区,且该些记忆单元位于该井区上,该操作 方法包括在进行抹除操作时:于一选定记忆单元之 存取电晶体的源极施加一第一电压,将该选定记忆 单元之记忆体电晶体的汲极浮置,于该选定记忆单 元之存取电晶体的闸极施加一第二电压,于该选定 记忆单元之记忆体电晶体的闸极施加一第三电压, 于该井区施加一第四电压,其中该第一电压大于该 第二电压,该第一电压大于该第三电压,且该第四 电压大于该第三电压,以利用F-N穿隧效应抹除该选 定记忆单元;以及 于一非选定记忆单元之记忆体电晶体的汲极施加 一第五电压,将该非选定记忆单元之存取电晶体的 源极浮置,于该非选定记忆单元之存取电晶体的闸 极施加一第六电压,于该非选定记忆单元之记忆体 电晶体的闸极施加一第七电压,以避免抹除该非选 定记忆单元。 11.如申请专利范围第10项所述之P型通道非挥发性 记忆体的操作方法,其中该电荷储存结构由下而上 包括一底介电层、一电荷储存层与一顶介电层。 12.如申请专利范围第10项所述之P型通道非挥发性 记忆体的操作方法,其中该第六电压等于该第二电 压,该第七电压等于该第三电压。 13.如申请专利范围第10项所述之P型通道非挥发性 记忆体的操作方法,该操作方法更包括在进行程式 化操作时: 于该选定记忆单元之存取电晶体的源极施加一第 八电压,于该选定记忆单元之记忆体电晶体的汲极 施加一第九电压,于该选定记忆单元之存取电晶体 的闸极施加一第十电压,于该选定记忆单元之记忆 体电晶体的闸极施加一第十一电压,于该井区施加 一第十二电压,其中该第八电压大于该第九电压, 该第八电压大于该第十电压,且该第十一电压大于 该第九电压,以利用通道热电洞诱发热电子注入效 应程式化该选定记忆单元;以及 于该非选定记忆单元之存取电晶体的源极施加一 第十三电压,将该非选定记忆单元之记忆体电晶体 的汲极浮置,于该非选定记忆单元之存取电晶体的 闸极施加一第十四电压,于该非选定记忆单元之记 忆体电晶体的闸极施加一第十五电压,以避免程式 化该非选定记忆单元。 14.如申请专利范围第13项所述之P型通道非挥发性 记忆体的操作方法,其中该第八电压等于该第十三 电压,该第十电压等于该第十四电压,该第十一电 压等于该第十五电压。 15.如申请专利范围第13项所述之P型通道非挥发性 记忆体的操作方法,该操作方法更包括在进行读取 操作时: 于该选定记忆单元之存取电晶体的源极施加一第 十六电压,于该选定记忆单元之记忆体电晶体的汲 极施加一第十七电压,于该选定记忆单元之存取电 晶体的闸极施加一第十八电压,于该选定记忆单元 之记忆体电晶体的闸极施加一第十九电压,于该井 区施加一第二十电压,其中该第十六电压大于该第 十七及该第十八电压,以读取该选定记忆单元;以 及 于该非选定记忆单元之存取电晶体的源极施加一 第二十一电压,于该非选定记忆单元之存取电晶体 的闸极施加一第二十二电压,于该非选定记忆单元 之记忆体电晶体的闸极施加一第二十三电压,于该 非选定记忆单元之记忆体电晶体的汲极施加该第 二十一电压或浮接,以避免干扰该选定记忆单元的 读取结果。 16.如申请专利范围第15项所述之P型通道非挥发性 记忆体的操作方法,其中该第一电压为6伏特左右, 该第二电压为3.3伏特左右,该第三电压为-6伏特左 右,该第四电压为6伏特左右,该第五电压为0伏特左 右,该第六电压为3.3伏特左右,该第七电压为-6伏特 左右。 17.如申请专利范围第15项所述之P型通道非挥发性 记忆体的操作方法,其中该第八电压为6伏特左右, 该第九电压为0伏特左右,该第十电压为0伏特左右, 该第十一电压为5伏特左右,该第十二电压为6伏特 左右,该第十三电压为6伏特左右,该第十四电压为0 伏特左右,该第十五电压为5伏特左右。 18.如申请专利范围第15项所述之P型通道非挥发性 记忆体的操作方法,其中该第十六电压为3.3伏特左 右,该第十七电压为1.8伏特左右,该第十八电压为0 伏特左右,该第十九电压为3.3伏特左右,该第二十 电压为3.3伏特左右,该第二十一电压为3.3伏特左右 ,该第二十二电压为0伏特左右,该第二十三电压为3 .3伏特左右。 19.一种非挥发性记忆体,该非挥发性记忆体包括: 一基底; 多数个记忆单元,设置于该基底上,各该些记忆单 元包括: 一存取电晶体; 一记忆体电晶体,该记忆体电晶体由下而上包括一 电荷储存结构与一闸极,该记忆体电晶体之源极连 接至该存取电晶体之汲极; 一第一电晶体,设置于该存取电晶体未与该记忆体 电晶体连接的一侧;以及 一第二电晶体,设置于该记忆体电晶体未与该存取 电晶体连接的一侧; 多数条字元线,分别连接同一行之该些存取电晶体 的闸极; 多数条位元线,分别连接同一行之该些第二电晶体 的汲极; 多数条源极线,分别连接同一行之该些第一电晶体 的源极;以及 多数条闸极线,分别连接同一行之该些记忆体电晶 体的闸极。 20.如申请专利范围第19项所述之非挥发性记忆体, 其中该电荷储存结构由下而上包括一底介电层、 一电荷储存层与一顶介电层。 21.如申请专利范围第20项所述之非挥发性记忆体, 其中该电荷储存层的材质包括氮化矽。 22.如申请专利范围第19项所述之非挥发性记忆体, 其中该基底中设置有一井区,且各该记忆单元中之 该存取电晶体与该记忆体电晶体系设置于该井区 中。 23.如申请专利范围第22项所述之非挥发性记忆体, 其中该基底为P导电型,该井区为N导电型。 24.如申请专利范围第19项所述之非挥发性记忆体, 其中该闸极的材质包括掺杂多晶矽。 25.如申请专利范围第19项所述之非挥发性记忆体, 其中该第一电晶体为P型电晶体或N型电晶体。 26.如申请专利范围第19项所述之非挥发性记忆体, 其中该第二电晶体为P型电晶体或N型电晶体。 27.一种P型通道非挥发性记忆体的操作方法,适用 于操作一记忆体阵列,该记忆体阵列包括位于一基 底上之多数个记忆单元,各该些记忆单元包括一第 一电晶体、一存取电晶体、一记忆体电晶体与一 第二电晶体,其中该基底中更包括一井区,且至少 该存取电晶体与该记忆体电晶体位于该井区上,该 存取电晶体的汲极连接该记忆体电晶体的源极,该 第一电晶体设置于该存取电晶体未与该记忆体电 晶体连接的一侧,该第二电晶体设置于该记忆体电 晶体未与该存取电晶体连接的一侧,该记忆体电晶 体由下而上包括一电荷储存结构与一闸极;多数条 字元线,分别连接同一行之该些存取电晶体的闸极 ;多数条位元线,分别连接同一行之该些第二电晶 体的汲极;多数条源极线,分别连接同一行之该些 第一电晶体的源极;多数条闸极线,分别连接同一 行之该些记忆体电晶体的闸极,该操作方法包括在 进行抹除操作时: 于该些源极线施加一第一电压,打开一选定记忆单 元之第一电晶体下方之通道,使该选定记忆单元之 存取电晶体的源极电位与该些源极线电位相同,于 该些位元线施加一第二电压,关闭该选定记忆单元 之第二电晶体下方之通道,浮置该记忆体电晶体的 汲极,于该些闸极线施加一第三电压,于该些字元 线施加一第四电压,于该井区施加一第五电压,其 中该第一电压大于该第三电压,且该第五电压大于 该第三电压,以利用F-N穿隧效应抹除该选定记忆单 元;以及 关闭一非选定记忆单元之第一电晶体下方之通道, 浮置该非选定记忆单元之存取电晶体的源极,打开 该非选定记忆单元之第二电晶体下方的通道,使该 非选定记忆单元之记忆体电晶体的汲极电位与该 些位元线电位相同,以避免抹除该非选定记忆单元 。 28.如申请专利范围第27项之P型通道非挥发性记忆 体的操作方法,其中该电荷储存结构由下而上包括 一底介电层、一电荷储存层与一顶介电层。 29.如申请专利范围第27项之P型通道非挥发性记忆 体的操作方法,该操作方法更包括在进行程式化操 作时: 于该些源极线施加一第六电压,打开该选定记忆单 元之第一电晶体下方的通道,使该选定记忆单元之 存取电晶体的源极电位与该些源极线相同,于该些 位元线施加一第七电压,打开该选定记忆单元之第 二电晶体下方之通道,使该选定记忆单元之记忆体 电晶体的汲极电位与该些位元线电位相同,于该些 闸极线施加一第八电压,于该些字元线施加一第九 电压,于该井区施加一第十电压,其中该第六电压 大于该第七及该第九电压,且该第八电压大于该第 七电压,以利用通道热电洞诱发热电子注入效应程 式化该选定记忆单元;以及 打开该非选定记忆单元之第一电晶体下方之通道, 使该非选定记忆单元之存取电晶体的源极电位与 该些源极线电位相同,关闭该非选定记忆单元之第 二电晶体下方的通道,浮置该非选定记忆单元之记 忆体电晶体的汲极,以避免程式化该非选定记忆单 元。 30.如申请专利范围第29项之P型通道非挥发性记忆 体的操作方法,其中该第六电压为6伏特左右,该第 七电压为0伏特左右,该第八电压为5伏特左右,该第 九电压为0伏特左右,该第十电压为6伏特左右。 31.如申请专利范围第27项之P型通道非挥发性记忆 体的操作方法,该操作方法更包括进行读取操作时 : 于该些源极线施加一第十一电压,打开该选定记忆 单元第一电晶体下方的通道,使该选定记忆单元之 存取电晶体的源极电位与该些源极线相同,于该些 位元线施加一第十二电压,打开该选定记忆单元之 第二电晶体下方之通道,使该选定记忆单元之记忆 体电晶体的汲极电位与该些位元线电位相同,于该 些闸极线施加一第十三电压,于该些字元线施加一 第十四电压,于该井区施加一第十五电压,其中该 第十一电压大于该第十二及该第十四电压,以读取 该选定记忆单元;以及 关闭该非选定记忆单元之第一电晶体下方之通道, 浮置该非选定记忆单元之存取电晶体的源极,关闭 该非选定记忆单元之第二电晶体下方的通道,浮置 该非选定记忆单元之记忆体电晶体的汲极,以避免 干扰该选定记忆单元的读取结果。 32.如申请专利范围第31项之P型通道非挥发性记忆 体的操作方法,其中该第一电压为6伏特左右,该第 二电压为0伏特左右,该第三电压为-6伏特左右,该 第四电压为3.3伏特左右,该第五电压为6伏特左右 。 33.如申请专利范围第31项之P型通道非挥发性记忆 体的操作方法,其中该第十一电压为3.3伏特左右, 该第十二电压为1.8伏特左右,该第十三电压为3.3伏 特左右,该第十四电压为0伏特左右,该第十五电压 为3.3伏特左右。 图式简单说明: 图1系绘示习知可电抹除且可程式化唯读记忆体的 结构剖面图。 图2A系绘示本发明一实施例之一种P型通道非挥发 性记忆体的结构剖面图。 图2B系绘示本发明一实施例之一种P型通道非挥发 性记忆体的程式化操作模式示意图。 图2C系绘示本发明一实施例之一种P型通道非挥发 性记忆体的读取操作模式示意图。 图2D系绘示本发明一实施例之一种P型通道非挥发 性记忆体的抹除操作模式示意图。 图3A系绘示本发明另一实施例之一种P型通道非挥 发性记忆体的结构剖面图。 图3B系绘示本发明另一实施例之一种P型通道非挥 发性记忆体的程式化操作模式示意图。 图3C系绘示本发明另一实施例之一种P型通道非挥 发性记忆体的读取操作模式示意图。 图3D系绘示本发明另一实施例之一种P型通道非挥 发性记忆体的抹除操作模式示意图。 图4A系绘示本发明一实施例之一种P型通道非挥发 性记忆体阵列之电路简图。 图4B系绘示图4A之P型通道非挥发性记忆体阵列中 一记忆单元的结构剖面图。 |
