| 主权项 |
1.一种半导体元件之记忆胞,包括: 一基底,具有一主动区与一场氧化区; 一闸极层,配置于该基底上,该闸极层包括配置于 该基底之该主动区上之多数个存取闸与配置于该 基底之该场氧化区上之多数个通闸; 多数个第一自我对准接触区(self-aligned contact region ),配置于相邻之该些通闸与该些存取闸之间;以及 多数个第二自我对准接触区,配置于相邻之该些存 取闸之间, 其中,每一该些第一自我对准接触区之间距系大于 每一该些第二自我对准接触区之间距。 2.如申请专利范围第1项所述之半导体元件之记忆 胞,其中系藉由每一该些存取闸之间距小于任两相 邻通闸之间距使每一该些第一自我对准接触区之 间距系大于每一该些第二自我对准接触区之间距 。 3.如申请专利范围第1项所述之半导体元件之记忆 胞,其中每一该些第一自我对准接触区之间距与每 一该些第二自我对准接触区之间距的比値系介于1 .0至1.2之间。 4.如申请专利范围第3项所述之半导体元件之记忆 胞,其中每一该些第一自我对准接触区之间距与每 一该些第二自我对准接触区之间距的比値包括1.1 左右。 5.如申请专利范围第1项所述之半导体元件之记忆 胞,更包括: 多数个侧间隙壁,配置于每一该些存取闸与每一该 些通闸之侧壁上。 6.如申请专利范围第5项所述之半导体元件之记忆 胞,更包括: 一凹陷,具有一开口与一底部,用以容纳该些存取 闸其中之一,其中该凹陷之该开口之宽度系大于该 凹陷之该底部之宽度。 7.如申请专利范围第6项所述之半导体元件之记忆 胞,其中该些侧间隙壁系配置于延伸至该基底之一 上表面下之该些存取闸的侧壁上。 8.如申请专利范围第5项所述之半导体元件之记忆 胞,更包括: 一内层介电材料层,配置于该些侧间隙壁其中之一 上,而该些侧间隙壁其中之一系配置于该些通闸其 中之一与该基底上之该场氧化区之侧壁上。 9.如申请专利范围第2项所述之半导体元件之记忆 胞,其中系藉由配置于每一该些存取闸之至少一侧 之一缺口以减少每一该些存取闸之宽度。 10.如申请专利范围第9项所述之半导体元件之记忆 胞,其中该缺口具有一深度,且该深度系介于10-20奈 米。 11.如申请专利范围第9项所述之半导体元件之记忆 胞,其中配置于每一该些存取闸之至少一侧之该缺 口系配置与该第一自我对准接触区相邻,用以面对 该些通闸的其中之一。 12.如申请专利范围第9项所述之半导体元件之记忆 胞,其中配置于每一该些存取闸之至少一侧之该缺 口系配置与该第二自我对准接触区相邻,用以面对 该些存取闸的其中之一。 13.如申请专利范围第9项所述之半导体元件之记忆 胞,其中每一该些存取闸具有一对缺口,每一该些 缺口系配置于每一该些存取闸之相对侧。 14.一种形成半导体元件之记忆胞的方法,包括: 形成一场氧化区与一主动区于一基底上; 执行一离子注入,并形成一源极/汲极区于该基底; 藉由蚀刻该基底之该主动区形成一凹陷闸极; 形成一闸氧化层于该基底之该主动区上; 依序形成一闸极层与一间极光罩层于该基底之全 部表面上;以及 蚀刻该闸极层与该闸极光罩层,以形成多数个存取 闸于该基底之该主动区上与多数个通闸于该基底 之该场氧化区上,并形成一缺口在每一该些存取闸 中,以使每一该些存取闸之宽度比每一该些通闸之 宽度狭窄,从而形成一第一自我对准接触区于相邻 之该些通闸的其中之一与该些存取闸的其中之一, 及一第二自我对准接触区于相邻之该些存取闸中, 其中,该第一自我对准接触区之宽度系大于该第二 自我对准接触区之宽度。 15.如申请专利范围第14项所述之形成半导体元件 之记忆胞的方法,更包括: 形成多数个侧间隙壁于每一该些存取闸与每一该 些通闸之侧壁上。 16.如申请专利范围第14项所述之形成半导体元件 之记忆胞的方法,其中藉由蚀刻该基底之该主动区 以形成该凹陷闸极之步骤包括: 蚀刻该基底以在该凹陷闸极形成一开口与一底部, 其中该凹陷闸极之该开口的宽度系大于该凹陷闸 极之该底部的宽度。 17.如申请专利范围第16项所述之形成半导体元件 之记忆胞的方法,更包括: 形成多数个侧间隙壁于每一该些存取闸与每一该 些通闸之侧壁上,其中系将该些侧间隙壁形成于延 伸至该基底之一上表面下之该些存取闸的侧壁上 。 18.如申请专利范围第15项所述之形成半导体元件 之记忆胞的方法,更包括: 形成一内层介电材料层于该些侧间隙壁其中之一 上,且系将该些侧间隙壁其中之一形成于该些通闸 其中之一与该基底上之该场氧化区之侧壁上。 19.如申请专利范围第14项所述之形成半导体元件 之记忆胞的方法,其中形成该缺口之步骤包括: 将每一该些存取闸之至少一侧之该缺口形成与该 第一自我对准接触区相邻,以面对该些通闸其中之 一。 20.如申请专利范围第14项所述之形成半导体元件 之记忆胞的方法,其中形成该缺口之步骤包括: 将每一该些存取闸之至少一侧之该缺口形成与该 第二自我对准接触区相邻,以面对该些存取闸其中 之一。 21.如申请专利范围第14项所述之形成半导体元件 之记忆胞的方法,其中形成该缺口之步骤包括: 于每一该些存取闸形成一对缺口,且系将每一该些 缺口形成于每一该些存取闸之相对侧。 图式简单说明: 第1图是绘示了习知之动态随机存取记忆体胞闸极 布局的平面图。 第2图是绘示本发明之一较佳实施例之动态随机存 取记忆体胞闸极布局的平面图。 第3图是绘示本发明之第2图中沿着Ⅰ-Ⅰ'线的截面 图。 第4A图至第4G图是绘示第2图与第3图中形成动态随 机存取记忆体胞闸极布局之方法的阶段图。 第5图是绘示本发明之第2图与第3图另一较佳实施 例。 第6A图至第6G图是绘示第5图所示之形成动态随机 存取记忆体胞闸极布局之方法的阶段图。 第7图是绘示本发明之第二较佳实施例之一种动态 随机存取记忆体胞闸极布局的平面图。 第8图是绘示绘示本发明之第7图中沿着-'线的 截面图。 第9A图至第9G图是绘示第7图与第8图中形成动态随 机存取记忆体胞闸极布局之方法的阶段图。 第10图是绘示本发明之第7图与第8图之第二较佳实 施例。 第11A图至第11G图是绘示第10图所示之形成动态随 机存取记忆体胞闸极布局之方法的阶段图。 第12图是绘示本发明之第三较佳实施例之一种动 态随机存取记忆体胞闸极布局的平面图。 第13图是绘示绘示本发明之第12图中沿着Ⅲ-Ⅲ'线 的截面图。 第14A图至第14G图是绘示第12图与第13图中形成动态 随机存取记忆体胞闸极布局之方法的阶段图。 第15图是绘示本发明之第12图与第13图之另一第三 较佳实施例。 第16A图至第16G图是绘示第15图所示之形成动态随 机存取记忆体胞闸极布局之方法的阶段图。 |
