| 摘要 |
一种低压差动讯号（Low Voltage Differential Signal﹐LVDS）接收装置，系由二差动接收器（Differentia Receiver）、二超取样器（Oversampling）、锁相回路（Phase Locked Loop﹐PLL）及时脉及数据边界检测逻辑模组（Clock Edge Dataoundary Detection＆Data Extraction）所组成；本发明系令时脉讯号与数据讯号透过相同电路布局的通路传输，以将时脉讯号视为另一种数据讯号，并以异步时脉提升对输入时脉及数据的取样频率，再透过一特定的时脉及数据边界检测逻辑模组，来检测时脉的转换并从时脉与数据样本中分析出数据位元组；藉由本发明之实施架构，时脉与数据讯号的延迟时间一致，将可避免因时脉与数据间时序差异所造成的取样错误之情形，也因时脉与数据讯号被精确的提升取样频率，故不会因电子元件数目、种类及制造过程、电压变动而受到影响，将可有效提高画素传输效率及品质。 |
