| 摘要 |
本发明揭示一种积体电路晶粒，其包含：复数个互连，其包括一第一测试资料输入(142)及一第二测试资料输入(144)及一测试资料输出(152)；及一测试配置(100)，其用于测试该积体电路晶粒。该测试配置(100)包含：另一多工器(150)，其耦接至该测试资料输出(152)；一多工器(140)，其耦接至该第一测试资料输入(142)及该第二测试资料输入(144)；复数个位移暂存器(102、104、106、108)，其包括一指令暂存器(108)，该等位移暂存器皆各耦接于该多工器(140)与该另一多工器(150)之间；及一控制器(110)，其用于回应该指令暂存器(108)控制该多工器(140)及该另一多工器(150)。藉由在一封装中系统(SiP)测试资料输入针脚与该IC晶粒之该第二测试资料输入(144)之间及该SiP测试资料输出针脚与该IC晶粒之测试资料输出(152)之间提供一直接连接，此测试配置有助于该SiP之一符合JTAG的测试，因此有助于在该SiP中绕过其他测试配置。 |
