| 主权项 |
1.一种嵌入式记忆体工作导向省电装置,系包括:一记忆体致能单元,系接收一外部控制讯号及一扫描模式之一选择讯号,且输出一致能讯号至一嵌入式记忆单元之之一致能输入端;一记忆体时脉控制单元,系接收一时脉讯号及该扫描模式之一选择反向讯号,且输出一记忆体时脉讯号至该嵌入式记忆单元之一记忆体之一时脉输入端;一自我测试电路控制单元,系接收一自我测试选择讯号、该扫描模式之一选择讯号、一扫描模式控制讯号及该时脉讯号,且输出一自我测试电路时脉讯号至该嵌入式记忆体单元之一记忆体自我测试电路;及一扫描旁路电路控制单元,系接收该时脉讯号及该扫描模式之选择讯号,且输出一旁路时脉讯号至该嵌入式记忆体单元之一扫描旁路电路。2.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该嵌入式记忆单元系包括一记忆体、一记忆体自我测试电路及一扫描旁路电路。3.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该记忆体自我测试电路系电性连结于该记忆体及该扫描旁路电路。4.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该记忆体系为一静态随取记忆体或一动态随取记忆体。5.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该记忆体致能单元系为一或闸。6.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该记忆体时脉控制单元系为一及闸。7.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该自我测试电路控制单元系包括一反闸及一时脉闸单元。8.如申请专利范围第7项所述之嵌入式记忆体工作导向省电装置,其中该时脉闸单元进一步包括:一或闸,系接收一自我测试选择讯号及该扫描模式之选择讯号;一闩锁电路,该闩锁电路之一资料输出端电性连结于该或闸之一输出端;及一及闸,系电性连结于该闩锁电路之一输出端及一时脉输入端。9.如申请专利范围第8项所述之嵌入式记忆体工作导向省电装置,其中该闩锁电路系为D型电路所组成者。10.如申请专利范围第1项所述之嵌入式记忆体工作导向省电装置,其中该扫描旁路电路控制单元系为一及闸。11.一种单埠型之嵌入式记忆体工作导向省电架构,系包括:一第一时脉闸单元,接收一控制讯号及一时脉讯号;一省电控制电路,系电性连结于该时脉闸单元,用以接收从该第一时脉闸单元所输出之一时脉讯号;及一嵌入式记忆单元,系电性连结于该省电控制电路,用以接收从该省电控制电路所输出之复数个控制讯号,使得该嵌入式记忆单元根据该些控制讯号分别进入不同型式之一省电模式。12.如申请专利范围第11项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该第一时脉闸单元进一步包括:一或闸,系接收该控制讯号及该时脉讯号;一闩锁电路,该闩锁电路之一资料输出端电性连结于该或闸之一输出端;及一及闸,系电性连结于该闩锁电路之一输出端及一时脉输入端。13.如申请专利范围第12项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该闩锁电路系为D型电路所组成者。14.如申请专利范围第11项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该省电控制电路进一步包括:一第一或闸,系接收该控制讯号及一扫描模式之一选择讯号,且输出一致能讯号至该嵌入式记忆体单元之一记忆体致能端;一第一及闸,系接收该第一时脉闸单元之输出讯号及该扫描模式之一选择反向讯号,且输出一系统时脉讯号至该嵌入式记忆单元之一记忆体;一第二时脉闸单元,系接收该第一或闸之一输出控制讯号、一扫描模式控制讯号及该时脉讯号,且输出一自我测试讯号至该嵌入式记忆单元之一记忆体自我测试电路;及一第二及闸,系接收该时脉讯号及该扫描模式之选择讯号。15.如申请专利范围第14项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该第二时脉闸单元进一步包括:一或闸,系接收一自我测试选择讯号及该扫描模式之选择讯号;一闩锁电路,该闩锁电路之一资料输出端电性连结于该或闸之输出端;及一及闸,系电性连结于该闩锁电路之一输出端及一时脉输入端。16.如申请专利范围第15项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该闩锁电路系为D型电路所组成者。17.如申请专利范围第14项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该第二及闸之输出端输出一旁路时脉讯号至该嵌入式记忆单元之一扫描旁路电路。18.如申请专利范围第14项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该嵌入式记忆单元系包括一记忆体、一记忆体自我测试电路及一扫描旁路电路。19.如申请专利范围第18项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该记忆体自我测试电路系电性连结于该记忆体及该扫描旁路电路。20.如申请专利范围第18项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该记忆体系为一静态随取记忆体或一动态随取记忆体。21.如申请专利范围第11项所述之单埠型之嵌入式记忆体工作导向省电架构,其中该省电模式系分别为正常工作模式、一扫描模式及一自我测试模式。22.一种双埠型之嵌入式记忆体工作导向省电架构,系包括:一第一时脉闸单元,接收一控制讯号及一时脉讯号;一第二时脉闸单元,接收该控制讯号及该时脉讯号;一省电控制电路,系电性连结于该时脉闸单元,用以接收从该第一时脉闸单元及该第二时脉闸单元所输出之一第一时脉讯号及一第二时脉讯号;及一嵌入式记忆单元,系电性连结于该省电控制电路,用以接收从该省电控制电路所输出之复数个控制讯号,使得该嵌入式记忆单元根据该些控制讯号分别进入不同型式之一省电模式。23.如申请专利范围第22项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该第一时脉闸单元及该第二时脉闸单元系进一步包括:一或闸,系接收该控制讯号及一第一时脉及一第二时脉;一闩锁电路,该闩锁电路之一资料输出端电性连结于该或闸之一输出端;及一及闸,系电性连结于该闩锁电路之一输出端及一时脉输入端。24.如申请专利范围第23项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该闩锁电路系为D型电路所组成者。25.如申请专利范围第23项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该省电控制电路系进一步包括:一第一或闸,系接收该控制讯号及一扫描模式之一选择讯号,且输出一致能讯号至该嵌入式记忆体单元之一记忆体致能端;一第一及闸,系接收该第一时脉闸单元之输出讯号及该扫描模式之反向讯号,且输出一第一系统时脉讯号至该嵌入式记忆单元之记忆体之一第一时脉讯号端;一多工器,系接收该第一及闸之输出控制讯号及该第二时脉闸单元之输出讯号;一第二及闸,系接收该多工器之输出讯号及该扫描模式之一反向选择讯号,且输出一第二系统时脉讯号至该嵌入式记忆单元之记忆体之一第二时脉讯号端;一第二或闸,系接收一自我测试选择讯号及该扫描模式之选择讯号,其中该自我测试选择讯号亦电性连结于该多工器之一致能输入端,用以致能该多工器;一第二时脉闸单元,系接收该第二或闸之输出控制讯号、一扫描模式控制讯号及该多工器之输出讯号,且输出一自我测试讯号至该嵌入式记忆单元之一记忆体自我测试电路;及一第二及闸,系接收该第一时脉及该扫描模式之选择讯号。26.如申请专利范围第22项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该第三时脉闸系进一步包括:一或闸,系接收该控制讯号及一第一时脉及一第二时脉;一闩锁电路,该闩锁电路之一资料输出端电性连结于该或闸之一输出端;及一及闸,系电性连结于该闩锁电路之一输出端及一时脉输入端。27.如申请专利范围第26项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该闩锁电路系为D型电路所组成者。28.如申请专利范围第22项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该嵌入式记忆单元系包括一记忆体、一记忆体自我测试电路及一扫描旁路电路。29.如申请专利范围第28项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该记忆体系电性连结于该记忆体自我测试电路及该扫描旁路电路。30.如申请专利范围第28项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该记忆体系为一静态随取记忆体或一动态随取记忆体。31.如申请专利范围第22项所述之双埠型之嵌入式记忆体工作导向省电架构,其中该省电模式系分别为正常工作模式、一扫描模式及一自我测试模式。图式简单说明:第一A图系为本发明之嵌入式记忆体工作导向省电装置示意图;第一B图系为自我测试电路控制单元之内部示意图;第一C图系为时脉闸单元之内部示意图;第二图系为本发明之单埠型之嵌入式记忆体工作导向省电架构示意图;及第三图系为本发明之双埠型之嵌入式记忆体工作导向省电架构。 |
