| 主权项 |
1.一种元件控制及组态之方法,包括:由一第一元件至少部分控制一第二元件之一第一信号线是否被耦合至一滙流排以及一第三元件之一第二信号线是否被耦合至该滙流排;以及在该等第一及第二信号线被耦合至该滙流排之后,由第一元件经由该等第一及第二信号线供应至少一信号至该等第二及第三元件,该等信号被该等第二及第三元件接收之后,由该等第二及第三元件之第一元件至少部分允许至少一控制及组态。2.如申请专利范围第1项之方法,其中:该等至少一信号包括启始化元件选择(IDSEL)信号。3.如申请专利范围第1项之方法,尚包括:耦合该第一元件至一滙流排介面;以及由该介面供应至少一信号,该信号至少部分控制该第二元件之至少一信号线是否被耦合至一第四元件。4.如申请专利范围第3项之方法,其中:该等至少一信号线包括该第二元件之至少一中断信号线;以及该第四元件包括一中断控制器。5.如申请专利范围第1项之方法,尚包括:耦合该第三元件至一滙流排介面;以及由该介面供应至少一信号,该信号至少部分控制该第三元件之至少一信号线是否被耦合至一第四元件。6.如申请专利范围第5项之方法,其中:该等至少一信号线包括至少一中断信号线;以及该第四元件包括一中断控制器。7.如申请专利范围第5项之方法,其中:该等至少一信号线亦至少部分控制该第二信号线是否被耦合至该滙流排。8.一种元件控制及组态之装置,包括:一第一元件,以至少部分控制一第二元件之一第一信号线是否被耦合至一滙流排以至少部分控制一第三元件之一第二信号线是否被耦合至该滙流排,以及在该等第一及第二信号线被耦合至该滙流排之后,经由该等第一及第二信号线供应至少一信号至该等第二及第三元件,该等信号被该等第二及第三元件接收之后,由该等第二及第三元件之第一元件至少部分允许至少一控制及组态。9.如申请专利范围第8项之装置,其中:该等至少一信号包括启始化元件选择(IDSEL)信号。10.如申请专利范围第8项之装置,其中:该第一元件能够被耦合至一滙流排介面,该介面能够供应至少一信号,该信号至少部分控制该第二元件之该等至少一信号线是否被耦合至一第四元件。11.如申请专利范围第10项之装置,其中:该等至少一信号线包括该第二元件之至少一中断信号线;以及该第四元件包括一中断控制器。12.如申请专利范围第8项之装置,其中:该第三元件能够被耦合至一滙流排介面;以及当该第三元件被耦合至该介面时,该介面能够供应至少一信号,该信号至少部分控制该第三元件之该等至少一信号线是否被耦合至一第四元件。13.如申请专利范围第12项之装置,其中:该等至少一信号线包括至少一中断信号线;以及该第四元件包括一中断控制器。14.如申请专利范围第12项之装置,其中:该等至少一信号线亦至少部分控制该第二信号线是否被耦合至该滙流排。15.一种机器可读取媒体,包括:一储存媒体,该媒体具有储存于该媒体上之由一机器执行之指令,该指令执行结果造成下列结果:由一第一元件至少部分控制一第二元件之一第一信号线是否被耦合至一滙流排以及一第三元件之一第二信号线是否被耦合至一滙流排;以及在该等第一及第二信号线被耦合至该滙流排之后,由该第一元件经由该等第一及第二信号线供应至少一信号至该第二及第三元件,该等至少一信号由该等第二及第三元件接收之后,由该等第二及第三元件之第一元件至少部分允许至少一控制及组态。16.如申请专利范围第15项之机器可读取媒体,其中:该等至少一信号包括启始化元件选择(IDSEL)信号。17.一种具元件控制及组态之系统,包括:一电路板,该电路板包含一第一滙流排介面、一第二滙流排介面以及至少一输入/输出(I/O)元件;以及一第一元件及一第二元件,该等元件能够分别经由该等第一介面及第二介面被耦合至该滙流排;以及当该等第一元件及第二元件经由该等第一介面及第二介面被耦合至该滙流排时,该第一元件能够至少部分控制该第二元件之第一信号线是否被耦合至该滙流排,以及该等至少一I/O元件之一第二信号线是否被耦合至该滙流排,以及该等第一及第二信号线被耦合至该滙流排之后,该第一元件亦能够经由该等第一及第二信号线供应至少一信号至该第二元件以及该等至少一I/O元件;该等至少一信号被该第二元件以及该等至少一I/O元件接收之后,由该等第二及第三元件之第一元件至少部分允许至少一控制及组态。18.如申请专利范围第17项之系统,其中:该等至少一I/O元件包括至少一资料储存控制器、一网路资料通信控制器以及一伺服器管理控制器;以及该第一元件包括一I/O处理器。19.如申请专利范围第17项之系统,其中:该第二元件包括至少一资料储存控制器、网路资料通信控制器以及一伺服器管理控制器。20.如申请专利范围第17项之系统,其中:该电路板亦包含耦合至该第二介面之母板(MROMB)机制上之一模组化冗余阵列的不贵磁碟(RAID)。21.如申请专利范围第17项之系统,其中:该电路板亦包含耦合至该等至少一I/O元件之母板(MROMB)机制上之一模组化冗余阵列的不贵磁碟(RAID)。22.如申请专利范围第17项之系统,其中:该第一元件包括一第一电路卡;该第二元件包括一第二电路卡;该第一介面包括一第一电路卡槽,该槽能够接收该第一电路卡;以及该第二介面包括一第二电路卡槽,该槽能够接收该第二电路卡。23.如申请专利范围第17项之系统,其中:该电路板亦包含一中断控制器以及一跳线器以选择被供应至一母板(MROMB)机制上之一模组化冗余阵到的不贵磁碟(RAID)之一控制信号,以及该控制信号至少部分控制该第二介面之中断信号线是否被耦合至该中断控制器。24.如申请专利范围第23项之系统,其中:该控制信号亦控制该第一信号线是否被耦合至该滙流排。25.如申请专利范围第17项之系统,其中:该等第一及第二信号信为启始化元件选择(IDSEL)信号线。26.一种用于元件控制之电路板,包括:一第一介面,以接收一第一元件以及耦合一第一元件至一滙流排;一第二介面,以接收一第二元件以及耦合一第二元件至该滙流排;至少一输入/输出(I/O)元件;以及耦合至该第一介面、第二介面以及该等至少一I/O元件之一母板(MROMB)机制上之一模组化冗余阵列的不贵磁碟(RAID),该MROMB机制能够由该第一介面接收一第一控制信号,该控制信号能够至少部分控制该第二介面之第一信号线以及该等至少一I/O元件之一第二信号线是否被耦合至该滙流排。27.如申请专利范围第26项之电路板,其中:该MROMB机制亦能够由该第一介面接收一第二控制信号,该控制信号能够至少部分控制该等至少一I/O元件之至少一中断信号线是否被耦合一中断控制器。28.如申请专利范围第26项之电路板,尚包括:一跳线器,以选择一第二控制信号,该控制信号能够至少部分控制第二介面之一中断信号线是否被耦合至一中断控制器。29.如申请专利范围第28项之电路板,其中:该第二控制信号亦能够至少部分控制该第一信号线是否被耦合至该滙流排。30.如申请专利范围第26项之电路板,其中:该等第一及第二信号线为启始化元件选择(IDSEL)信号线。图式简单说明:图1为解释申请专利范围之主题之一具体实施例之一图式;图2为可以被包括于图1之具体实施例之MROMB母板硬体之一图式;图3为解释于一具体实施例中可以被涉及之操作之一流程图;以及图4为解释如一具体实施例中可以被涉及之组态一I/O控制器与电路卡之操作之一流程图。 |
