| 主权项 |
1.一种可避免锁住效应之高压积体电路电源间静电放电箝制电路,包括:一堆叠元件结构,其系由至少二高压元件串接而成,该堆叠元件结构系装设在一高压积体电路之VDD与VSS电源线之间,该堆叠元件结构在崩溃状态下的保持电压系大于该VDD之电压値;以及一静电放电侦测电路,其系设置该VDD与VSS电源线之间,当该静电放电侦测电路侦测到有静电放电事件发生时,会触发该堆叠元件结构进入导通状态。2.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该高压元件系可选自高压场氧化元件(FOD)、高压双极接面电晶体(BJT)元件、高压n型金氧半场效电晶体(nMOSFET)或高压控整流器(SCR)元件。3.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该高压积体电路系为高压互补式金氧半导体(CMOS)积体电路。4.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该堆叠元件结构更可包括至少一低压元件。5.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该静电放电侦测电路系连接至该堆叠元件结构中之每一该高压元件的触发节点,以进行快速触发。6.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该堆叠元件结构之保持电压系可藉由改变该高压元件的数目来调整之。7.一种可避免锁住效应之高压积体电路电源间静电放电箝制电路,包括:一堆叠元件结构,其系由至少一高压元件及至少一低压元件串接而成,该堆叠元件结构系装设在一高压积体电路之VDD与VSS电源线之间,该堆叠元件结构在崩溃状态下的保持电压系大于该VDD之电压値;以及一静电放电侦测电路,其系设置该VDD与VSS电源线之间,当该静电放电侦测电路侦测到有静电放电事件发生时,会触发该堆叠元件结构进入导通状态。8.如申请专利范围第7项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该高压元件系可选自高压场氧化元件(FOD)、高压双极接面电晶体(BJT)元件、高压n型金氧半场效电晶体(nMOSFET)或高压控整流器(SCR)元件。9.如申请专利范围第7项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该高压积体电路系为高压互补式金氧半导体(CMOS)积体电路。10.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该静电放电侦测电路系连接至该堆叠元件结构中之每一该高压元件及低压元件的触发节点,以进行快速触发。11.如申请专利范围第1项所述之可避免锁住效应之高压积体电路电源间静电放电箝制电路,其中该堆叠元件结构之保持电压系可藉由改变该高压元件或低压元件的数目来调整之。图式简单说明:第一图为习知静电放电防护元件导通电流电压曲线图。第二图为本发明静电放电防护元件导通电流电压曲线图。第三图为本发明之电路架构示意图。第四图为本发明之另一电路架构示意图。第五图为本发明使用高压场氧化元件(FOD)之电路示意图。第六图为本发明使用高压双极接面电晶体(BJT)元件之电路示意图。第七图为本发明使用高压n型金氧半场效电晶体之电路示意图。第八图为本发明使用高压控整流器(SCR)元件之电路示意图。 |
