| 主权项 |
1.一种用以组织存取储存于记忆体(2)中之资料或 程式之微处理器电路,该电路至少具有一微处理器 (1)、一记忆体(21)予一作业系统以及至少一记忆体 (22、23、24)以在个别的外部程式上自由程式规划, 在该记忆体(22、23、24)中提供多个记忆体区域与 个别的位址空间做自由程式规划,每个位址空间被 分配一识别符号(程式ID),以及具有装置(7,8),其在 每一次定址该记忆体区域之前,载入个别指定识别 符号(程式ID)于该记忆体区域的一第一辅助暂存器 (72)内,之后载入已定址记忆体区域的识别符号(程 式ID)至一第二辅助暂存器(82)内,并进行比较该第 一和第二辅助暂存器(72,82)之内容,其中 一记忆体区域中的每个位址空间被分配了至少一 包含存取权限的位元序列(ACR),以及 包含该存取权限的位元序列,包含一第一和一第二 存取权限,该第一存取权限在两个记忆体区域(22、 23、24)之间管理存取,而该第二存取权限在一记忆 体区域(22、23、24)内管理存取。 2.如申请专利范围第1项之微处理器电路,其中 一位址空间中的每个位址被分配了一包含存取权 限的位元序列(ACR)。 3.如申请专利范围第1项或第2项之微处理器电路, 其中 包含存取权限的该位元序列(ACR)与位址或位址区 块以及储存在记忆体中的一表格里的识别符号(程 式ID)系一起储存。 4.如申请专利范围第3项之微处理器电路,其中 一位址区块系由它的位址起点或位址终点,以及位 址区块长度所辨识。 5.如申请专利范围第3项之微处理器电路,其中 一位址区块系由一较低的和较上的位址所辨识。 6.如申请专利范围第1项或第2项之微处理器电路, 其中 每个位址空间或每个位址具有包含该存取权限的 位元序列(ACR)。 7.如申请专利范围第6项之微处理器电路,其中 一第三存取权限提供于该位元序列中,该第三存取 权限在一记忆体区域(22、23、24)内管理存取。 8.如申请专利范围第1项或第2项之微处理器电路, 其中 提供一权限缓冲区,其在两个记忆体区域之间包含 更进一步的存取权限,在此情况下该存取权限能被 该作业系统读出或写入。 9.如申请专利范围第8项之微处理器电路,其中 在每个情况下的两个记忆体区域之间,该缓冲区包 含已允许的分配(存取)。 10.如申请专利范围第8项之微处理器电路,其中 该分配系藉由识别符号(程式ID)或定义个别的识别 符号的转译表来实现于该表内。 11.如申请专利范围第1项或第2项之微处理器电路, 其中 提供一记忆体区域(25)由该作业系统专门地管理。 12.如申请专利范围第1项或第2项之微处理器电路, 其中 每个记忆体区域(22、23、24)被分配了一位址区域( 27,28,29)以缓冲储存资料,其仅能由储存于个别记忆 体区域(22、23、24)中的程式管理。 13.一种用以组织存取储存于记忆体(2)中之资料或 程式之方法,该方法至少具有一微处理器(1),一记 忆体(21)予一作业系统以及至少一记忆体(22、23、 24)以在个别的外部程式上自由程式规划,在该记忆 体(22、23、24)中提供多个记忆体区域与个别的位 址空间做自由程式规划,每个位址空间被分配一识 别符号(程式ID),以及实际上提供一外部程式于每 个记忆体区域(22、23、24)中,该方法具有以下的步 骤: a)决定当时使用目前位址识别符号之外部程式执 行码指令的第一程式ID(PIDpc), b)决定已定址记忆体区域的第二程式ID(PIDaddr), c)比较该第一和第二程式ID, d)依照步骤c)里的比较结果,选择第一或第二存取 权限(ARC), e)评估存取权限, f1)如果允许对已定址记忆区域存取或下指令,则继 续程式码, f2)如果不允许对已定址记忆区域存取或下指令,则 呼叫一错误处理常式; 其中该第一存取权限在二个记忆体区域(22、23、24 )之间管理存取,而该第二存取权限在一记忆体区 域(22、23、24)内管理存取。 14.如申请专利范围第13项之方法,其中 在给定的相同该第一和该第二程式ID,依照目前执 行的码指令的存取权限,选择该第二或该第三存取 权限。 15.如申请专利范围第13项或第14项之方法,其中 在步骤f2后,执行下列步骤: f)为一入口检查权限缓冲区,其以该第一程式ID( PIDpc)对该第二程式ID(PIDaddr)所识别之该记忆体区 域,以表示对该记忆体区域允许的存取, h1)如果该入口出现在该权限缓冲区,则继续程式码 , h2)如果该入口不存在,则呼叫一错误处理常式。 16.如申请专利范围第13项或第14项之方法,其中 步骤a)的码指令系一跳跃指令,然后下面的步骤被 执行; b)决定已定址记忆区域的该第二程式ID(PIDaddr), c)比较该第一和第二的程式ID, d)跳到已呼叫的位址, e1)如果该第一和第二程式ID是相同的,则在已定址 记忆区域继续程式码, e2)如果该第一和第二程式ID是相同的,则在该位址 读取已定址的内容, aa)如果读出的位址内容不是一入口指令,则呼叫一 错误处理常式, bb)如果读取位址内容是一个入口指令,则继续程式 码。 17.如申请专利范围第16项之方法,其中 在步骤d)之前,执行一缓冲区(25...29)上的目前已执 行跳跃指令的储存位址步骤。 18.如申请专利范围第16项之方法,其中 该入口指令系一固定地规定的位元顺序。 19.如申请专利范围第13项或第14项之方法,其中 该缓冲区(25)由该作业系统专门地管理。 20.如申请专利范围第13项或第14项之方法,其中 分配一第一执行权的码指令,使用一公共可存取缓 冲区(26)当做该缓冲区。 21.如申请专利范围第13项或第14项之方法,其中 分配一第二执行权的码指令,使用一缓冲区(27、28 、29),其分配至该记忆体区域,并仅能由储存在个 别记忆体区域中的程式和作业系统管理。 图式简单说明: 图1表示藉由二个程式A和B区分线性位址空间, 图2表示第一个由存取权限组成的表格之模范具体 实施例, 图3表示第二个由存取权限组成的表格之模范具体 实施例, 图4表示一位址区域的基本设计,每个位址正在被 分配一个包含存取权限的位元序列, 图5表示一个具有可能存取权限的表格, 图6表示依照本发明的方法于一程式流程表的格式 , 图7依照本发明表示微处理器电路的一个模范具体 实施例。 |
