| 主权项 |
1.一种静电荷放电防护电路元件,包括: 至少两个叠接相连之电晶体; 一第一扩散区,具有第一导电态样且由两相邻电晶 体所共用;以及 一第二扩散区,具有第二导电态样且形成于第一扩 散区中。 2.如申请专利范围第1项之元件,其中每一电晶体具 有一闸极结构,且第二扩散区与部份之闸极结构相 交叠。 3.如申请专利范围第1项之元件,另包括一第三扩散 区,具有第一导电态样且形成于第一及第二扩散区 之间。 4.如申请专利范围第3项之元件,其中该第一导电态 样为n型。 5.一种静电防护之积体电路元件,包括: 一半导体基体; 多个闸极,形成于基体上; 一第一扩散区,具有第一导电态样且形成于两邻接 闸极之间;以及 一至少第二扩散区,具有第二导电态样且形成于第 一扩散区中。 6.如申请专利范围第5项之元件,其中有多个第二扩 散区形成于第一扩散区中,且至少一第二扩散区与 其他之第二扩散区相隔开。 7.如申请专利范围第5项之元件,其中有多个第二扩 散区形成于第一扩散区中,且至少一第二扩散区与 其他之第二扩散区相邻接。 8.如申请专利范围第5项之元件,另包括一第三扩散 区,具有第一导电态样且形成于第一及第二扩散区 之间。 9.如申请专利范围第8项之元件,其中该第一导电态 样为n型 10.如申请专利范围第5项之元件,其中第二扩散区 与部分闸极相交叠。 11.一种用于混合电压介面之静放电防护积体电路, 包括: 一信号垫片,用以接收一静电信号; 一钳制元件,用以于一第一电压源与一第二电压源 间提供静电防护,该钳制元件包含: 至少两个叠接相连之电晶体; 一第一扩散区,具有第一导电态样且由两相邻之电 晶体所共用;以及 一第二扩散区,具有第二导电态样且形成于第一扩 散区中;以及一检测电路,因应于该静电信号,用以 触发该钳制电路以将该静电信号排放至第二电压 源。 12.如申请专利范围第11项之电路,其中钳制元件包 含一堆叠式NMOS。 13.如申请专利范围第11项之电路,其中钳制元件包 含一堆叠式PMOS。 14.如申请专利范围第11项之电路,其中第一电压源 为VDD,而第二电压源为VSS。 15.如申请专利范围第11项之电路,其中第一电压源 为VCC,而第二电压源为VSS。 16.如申请专利范围第11项之电路,其中第一电压源 为VCC,而第二电压源为VDD。 17.如申请专利范围第11项之电路,另包括一电晶体, 其系连接于第一电压源与垫片之间,并且具有一闸 极与一体极。 18.如申请专利范围第17项之电路,另包括一连接至 电晶体之闸极的追踪电路。 19.如申请专利范围第17项之电路,另包括一连接至 电晶体之体极的偏压电路。 20.如申请专利范围第17项之电路,其中之钳制元件 为第一钳制元件,该电路另包括一第二钳制元件, 其电晶体型式与第一钳制元件者相同,且连接于第 一及第二电压源之间,由检测电路予以触发,以将 静电信号排放至第二电压源。 21.如申请专利范围第20项之电路,其中之钳制元件 包含一连接至电晶体之体极的端点。 22.如申请专利范围第21项之电路,其中之检测电路 系连接于垫片与第二电压源之间。 23.如申请专利范围第21项之电路,其中检测电路系 连接于电晶体之体极与第二电压源之间。 24.如申请专利范围第11项之电路,其中之钳制元件 为第一钳制元件,而检测电路为第一检测电路,另 包括一第二钳制元件,其电晶体型式与第一钳制元 件者相反,上连接于第一电压源与垫片之间,由一 第二检测电路予以触发以将静电信号排放至垫片 。 25.如申请专利范围第11项之电路,其中之钳制元件 包含一闸极,该闸极经由一电阻连接至第一电压源 。 26.如申请专利范围第17项之电路,其中之检测电路 系连接于电晶体之体极与第二电压源之间。 27.如申请专利范围第11项之电路,另包括一对串联 连接于第一电压源与垫片之间的电晶体。 28.如申请专利范围第23项之电路,其中第一钳制元 件包括一连接于垫片与第二电压源之间的二极体 。 29.如申请专利范围第11项之电路,其中之钳制元件 与检测电路系并联连接于第一与第二电压源之间 。 30.如申请专利范围第29项之电路,另包括一二极体, 其系连接于第一电压源与一第三电压源之间。 31.如申请专利范围第30项之电路,其中之钳制元件 包含一连接至第三电压源之第一闸极。 32.如申请专利范围第29项之电路,另包括一偏压电 路,其系连接于第一及第二电压源之间。 33.如申请专利范围第32项之电路,其中之钳制元件 包含一第一闸极、一第二闸极与一第三闸极,且偏 压电路分别提供一第一、第二与第三偏压至钳制 元件之第一、第二与第三闸极。 34.一种用于混合电压介面之静电放电防护方法,包 括: 提供一信号垫片以接收一静电信号; 提供一钳制元件,包含: 至少两个叠接相连之电晶体; 一第一扩散区,具有第一导电态样且由两相邻电晶 体所共有;以及 一第二扩散区,具有第二导电态样且形成于第一扩 散区中,以及提供一检测电路,因应于静电信号,用 以于钳制元件之第一及第二扩散区之间触发一p-n 接面。 35.如申请专利范围第34项之静电放电防护方法,其 中该第一导电态样为n型,该第二导电态样为p型。 图式简单说明: 图1为习知ESD防护电路图; 图2为另一习知ESD防护元件电路图; 图3为又一习知ESD防护电路图; 图4为It2与Isub关系的曲线图; 图5A及5B所示分别为习知堆叠式NMOS电晶体结构之 布局及剖面图; 图6A及6B所示分别为本发明之一实施例的ESD防护元 件布局及剖面图; 图7A及7B所示分别为本发明之一实施例的堆叠式 图8A及8B所示分别为本发明另一实施例的ESD防护元 件的布局及剖面图; 图9为本发明另一实施例的ESD防护元件的布局; 图10A及10B所示分别为本发明之另一实施例的ESD防 护元件的布局及剖面图; 图11为本发明之一实施例的输出端ESD防护电路图; 图12为本发明另一实施例之输出端ESD防护电路图; 图13为本发明又一实施例之输出端ESD防护电路图; 图14为本发明另一实施例之输出端ESD防护电路图; 图15为本发明之一实施例的输入端ESD防护电路图; 图16为本发明另一实施例之输入端ESD防护电路图; 图17为本发明又一实施例之输入端ESD防护电路图; 图18为本发明另一实施例之输入端ESD防护电路图; 图19为本发明又一实施例之输入端ESD防护电路图; 图20为本发明另一实施例之输入端ESD防护电路图; 图21为本发明又一实施例的电源间ESD防护电路图; 图22为本发明另一实施例之电源线间ESD防护电路 图;以及 图23为本发明又一实施例之电源线间ESD防护电路 图。 |
