| 主权项 |
1.一种使用导线架之覆晶式半导体封装件,包括:一具有多数导脚之导线架,各该导脚具有一上表面、一下表面以及一朝向导线架中心之内端,其中该导脚之内端的上表面各形成有一具有预定深度之第一凹阶部,而使该导脚内端成一阶梯状结构,其中该第一凹阶部之深度与用以电性连接晶片至导脚之焊锡凸块于回焊作业中溃缩后之高度相同;至少一晶片,具有一作用表面及一非作用表面,使该晶片之作用表面藉多数该焊锡凸块电性连接至该导脚,其中,该焊锡凸块分别与该第一凹阶部焊接,且该晶片之作用表面的边缘部位与至少三个该导脚之未形成有第一凹阶部之部分触接;以及一封装胶体,用以包覆该导线架、晶片及焊锡凸块,而使该导脚之下表面外露出该封装胶体。2.如申请专利范围第1项之半导体封装件,其中该第一凹阶部之深度约为导脚其他部分之厚度的一半。3.如申请专利范围第2项之半导体封装件,其中该第一凹阶部系以半蚀刻该导脚内端之方式形成者。4.如申请专利范围第1项之半导体封装件,其中该导脚未形成有第一凹阶部之部分的表面系进行黑化处理。5.如申请专利范围第1项之半导体封装件,其中该导脚内端之下表面形成有一第二凹阶部,而使该封装胶体填充于该第二凹阶部中,且使该导脚之下表面未形成有第二凹阶部之部分外露出该封装胶体。6.如申请专利范围第5项之半导体封装件,其中该第二凹阶部系以冲压方式形成者。7.如申请专利范围第1项之半导体封装件,其中该焊锡凸块系完全收纳于由该晶片与第一凹阶部所形成的空间中。8.如申请专利范围第1项之半导体封装件,其系一覆晶式四边扁平无导脚(Flip-Chip Quad Flat Non-Leaded,FCQFN)半导体封装件。9.一种使用导线架之覆晶式半导体封装件之制法,包括下列步骤:制备一具有多数导脚之导线架,各该导脚具有一上表面、一下表面以及一朝向导线架中心之内端,于该导脚之内端的上表面各形成一具有预定深度之第一凹阶部,而使该导脚内端成一阶梯状结构,其中该第一凹阶部之深度与用以电性连接晶片至导脚之焊锡凸块于回焊作业中溃缩后之高度相同;制备至少一晶片,该晶片具有一作用表面及一非作用表面,且该晶片之作用表面植设有多数该焊锡凸块,以使该焊锡凸块分别与该第一凹阶部焊接而使该晶片电性连接至该导脚,且使该晶片之作用表面的边缘部位与至少三个该导脚之未形成有第一凹阶部之部分触接;以及形成一封装胶体,用以包覆该导线架、晶片及焊锡凸块,而使该导脚之下表面外露出该封装胶体。10.如申请专利范围第9项之制法,其中该第一凹阶部之深度约为导脚其他部分之厚度的一半。11.如申请专利范围第10项之制法,其中该第一凹阶部系以半蚀刻该导脚内端之方式形成者。12.如申请专利范围第9项之制法,其中该导脚未形成有第一凹阶部之部分的表面系进行黑化处理。13.如申请专利范围第9项之制法,复包括于该导脚内端之下表面形成一第二凹阶部,而使该封装胶体填充于该第二凹阶部中,且使该导脚之下表面未形成有第二凹阶部之部分外露出该封装胶体。14.如申请专利范围第13项之制法,其中该第二凹阶部系以冲压方式形成者。15.如申请专利范围第9项之制法,其中该焊锡凸块系完全收纳于由该晶片与第一凹阶部所形成的空间中。16.如申请专利范围第9项之制法,其中该半导体封装件系一覆晶式四边扁平无导脚(Flip-Chip Quad FlatNon-Leaded,FCQFN)半导体封装件。图式简单说明:第1图系本发明第一实施例之使用导线架之覆晶式半导体封装件的剖视图;第2A至2E图系第1图之半导体封装件的制程步骤示意图;第3图系本发明第二实施例之使用导线架之覆晶式半导体封装件的剖视图;第4图系第3图之半导体封装件中形成第二凹阶部的制程步骤示意图;第5图系本国专利第540123号案所揭示之半导体封装件的剖视图;以及第6图系美国专利第6,661,087号案所揭示之半导体封装件的剖视图。 |
