| 主权项 |
1.一种逻辑电路激发方法,用以提供该逻辑电路仅于接收到一事件起始讯号时作动;并于接收到一事件结束讯号时回复闲置状态,该方法包括:令一时脉产生器接收外部振荡电路所产生之基本时脉讯号;令该时脉产生器将该基本时脉讯号倍频成所需的时脉频率;以及令一频率处理器于接收到外部装置所发出之要求讯号时将该倍频处理后之时脉除频成另一外部装置所需之工作时脉并将该除频后之工作时脉输出至该另一外部装置;其特征在于得将输出致能(OutEn)与除频结合,则输出工作时脉即为除频器所输出之时脉。2.如申请专利范围第1项之方法,其中,该执行作动内容可为资料之读取及写入其中之一者。3.如申请专利范围第2项之方法,当该执行作动内容为资料之读取时,该逻辑电路致能一读取讯号,藉以表示资料已暂存于该逻辑电路中。4.如申请专利范围第3项之方法,当该逻辑电路致能该读取讯号,该逻辑电路复致能一准备就緖讯号,以令该外部装置进行资料读取。5.如申请专利范围第2项之方法,当该执行作动内容为资料之写入时,该逻辑电路致能一写入讯号,藉以表示资料已暂存于该逻辑电路中。6.如申请专利范围第5项之方法,当该逻辑电路致能该写入讯号,该逻辑电路复致能一准备就緖讯号,以令该外部装置进行资料写入。7.一种逻辑电路激发系统,用以提供该逻辑电路仅于接收到一事件起始讯号时作动;并于接收到一事件结束讯号时回复闲置状态,该系统包括:一时脉产生器,其系用以接收透过至少一讯号传输电路与该逻辑电路耦接之外部装置所发送之要求讯号,并于接收到该要求讯号时将一外部振荡电路所产生之基本时脉讯号倍频成高频时脉;以及一频率处理器,其包括一用以将该时脉产生器所产生之高频时脉转换成低频时脉之时脉除频单元以及一无需经由闸控时脉(Gated Clock)即得致能并输出工作时脉(Fout Clock)之时脉输出单元;其特征在于得将输出致能(Out En)与除频结合,则输出工作时脉即为除频器所输出之时脉。8.如申请专利范围第7项之系统,其中,该逻辑电路复包括一资料读取、资料写入以及准备就緖讯号接脚,以令该逻辑电路致能对应该外部装置所要求执行之资料读取及写入作动内容。9.如申请专利范围第8项之系统,其中,该当该执行作动内容为资料之读取时,该逻辑电路致能一读取讯号,藉以表示资料已暂存于该逻辑电路中。10.如申请专利范围第9项之系统,当该逻辑电路致能该读取讯号,该逻辑电路复致能一准备就緖讯号,以令该外部装置进行资料读取。11.如申请专利范围第8项之系统,当该执行作动内容为资料之写入时,该逻辑电路致能一写入讯号,藉以表示资料已暂存于该逻辑电路中。12.如申请专利范围第11项之系统,当该逻辑电路致能该写入讯号,该逻辑电路复致能一准备就緖讯号,以令该外部装置进行资料写入。13.如申请专利范围第7项之系统,其中,该逻辑电路激发系统系整合于一集成电路中。14.如申请专利范围第13项之系统,其中,该集成电路为选自南桥晶片及处理单元之其中一者。图式简单说明:第1图为一系统架构方块示意图,用以显示本发明之逻辑电路激发系统之应用架构;以及第2图为一时序图,用以显示逻辑电路激发系统执行逻辑电路激发方法时之时序。 |
