省电的静态存储器控制电路

摘要

本发明是有关于一种省电的静态存储器控制电路，由地址比较器来比较静态存储器读取时的目前地址信号以及前次地址资料，如果地址信号所表示的地址为相同时，则直接从缓冲器输出缓冲的资料，而不需致能存储器单元，以达省电的目的。

主权项

1.一种省电的静态存储器控制电路，其是由晶片致能信号、操作致能信号及写入致能信号来控制存储器的读写，其中，当晶片致能信号及操作致能信号均被作用，该控制电路进行读取操作，当晶片致能信号及写入致能信号均被作用，该控制电路进行写入操作，其特征在于，该控制电路包括：一存储器单元，用以储存资料；一地址解码器，用以解码地址线的资料，以输出一地址信号来选择该存储器单元的一特定存储器；一缓冲器，用以缓冲所要存取的资料，以在进行读取操作时，将选择的存储器资料缓冲并输出，而在进行写入操作时，将输入的资料缓冲并写入至选择的存储器；一地址暂存器，是用以储存由该地址解码器产生的一目前地址信号并输出一前次地址信号；一地址比较器，是用以比较该地址解码器产生的该目前地址信号以及该前次地址信号；以及一遮断逻辑，其是在目前所要读取的存储器地址与前一次存储器存取的地址相同时，将该晶片致能信号遮断，而该缓冲器直接将所缓冲的资料输出。