| 主权项 |
1.一种积体电路记忆体装置,包括: 一储存多个资料位元以及在写入过程中该记忆体 装置所接收到由写入资料位元所产生的同位位元 的记忆体单元阵列;以及 一错误核对电路会将多个储存的资料位元以及同 位位元转换成多个综合位元并且与原始写入的资 料位元比较之后指出所储存资料位元中位元错误 所在的地方。 2.如申请专利范围第1项之积体电路记忆体装置,还 包括: 一错误校正电路利用多个综合位元来对多个储存 的资料位元进行错误的校正并且产生与原始写入 资料位元相同的多个的读取资料位元。 3.如申请专利范围第2项之积体电路记忆体装置,其 中所储存的资料位元与同位位元会形成一长度为N 位元的字组;其中综合位元的二进位数値也可能等 于一整数n;其中该错误校正电路会利用将N位元字 组的第1个位元反向来产生读取资料位元的同位位 元。 4.如申请专利范围第1项之积体电路记忆体装置,其 中该错误校正电路包括了许多的逻辑闸进行互斥 或运算。 5.如申请专利范围第4项之积体电路记忆体装置,其 中该每一个逻辑闸的输入端都至少会接收两个储 存的资料位元以及一个同位位元。 6.如申请专利范围第3项之积体电路记忆体装置,其 中该错误校正电路包括了许多的逻辑闸进行互斥 或运算。 7.如申请专利范围第6项之积体电路记忆体装置,其 中该每一个逻辑闸的输入端都至少会接收两个储 存的资料位元以及一个同位位元。 8.如申请专利范围第7项之积体电路记忆体装置,其 中该错误校正电路包括: 一解码器用来接收多个的综合位元然后产生多个 的解码输出;以及 一资料校正电路用来接收多个储存的资料位元并 且与解码器的输出端相连接。 9.如申请专利范围第8项之积体电路记忆体装置,其 中该错误校正电路包括许多的资料校正单元;其中 每一个资料校正单元在其第一输入端上会接收一 个个别的储存的资料位元而在其第二输入端上也 会接收一个个别的解码器的输出。 10.如申请专利范围第2项之积体电路记忆体装置, 还包括: 一第一导管级会将多个储存的资料位元以及同位 位元从输入端传送到输出端;以及 一第二导管级会将多个储存的资料位元从该第一 导管级的输出端传送到输出端; 其中该错误校正电路的一输入端会与该第一导管 级的输出端相连接;以及 其中该错误校正电路会接收来自该第二导管级的 多个储存的资料位元以及来自错误核对电路的多 个综合位元。 11.一种同步式半导体记忆体的装置,具有一记忆体 单元方块以及多个记忆体单元,该记忆体单元方块 包括用来储存m个资料位元的资料位元记忆体单元 阵列,以及用来储存p个同位位元的同位位元记忆 体单元阵列,以及一个晶片上的ECC电路用来核对并 且校正从该记忆体单元方块中读出的(m+p)个位元 中的错误,其中在该ECC电路中包括: 一错误核对电路用来选择性地对(m+p)个位元进行 互斥或运算之后产生综合资料;以及 一个错误校正电路用来在(m+p)个位元的综合资料 内的某一位置上进行资料位元的校正, 其中该传送到错误核对电路中的(m+p)个位元,系从 记忆体单元方块中所读出的并且根据一第一时脉 信号储存在一第一导管级之中,而该传送到错误校 正电路中的(m+p)个位元,系从第一导管级所输出的 并且根据一第二时脉信号储存在一第二导管级之 中。 12.如申请专利范围第11项中的同步式半导体记忆 体装置,还包括一同位位元产生电路会对应于m个 输入资料位元产生p个同位位元。 13.如申请专利范围第11项中的同步式半导体记忆 体装置,其中该(m+p)个位元会被(m+p)个资料线感应 放大器读取。 14.如申请专利范围第11项中的同步式半导体记忆 体装置,其中该(m+p)个位元包括一错误核对与校正( ECC)电路中的错误核对与校正(ECC)字组。 15.如申请专利范围第11项中的同步式半导体记忆 体装置,其中该错误核对与校正电路会产生多个综 合资料位元用来表示该(m+p)个位元中每一个位元 的所在位置,该综合资料位元会根据第二时脉信号 从第一导管级输出。 16.如申请专利范围第11项中的同步式半导体记忆 体装置,其中当综合资料指出在该(m+p)个位元中的m 个资料位元内的某一位置有错误发生时,该错误核 对与校正电路会根据综合资料将资料位元反向。 17.如申请专利范围第15项中的同步式半导体记忆 体装置,其中该错误核对与校正电路不会校正该(m+ p)个位元中的p个同位位元。 18.一个在具有一记忆体单元方块以及多个记忆体 单元同步式半导体记忆体装置内的错误核对与校 正方法,该记忆体单元方块包括用来储存m个资料 位元的资料位元记忆体单元阵列,以及用来储存p 个同位位元的同位位元记忆体单元阵列,以及一个 晶片上的ECC电路用来核对并且校正从该记忆体单 元方块中读出的(m+p)个位元中的错误,其中在该方 法中包括的步骤有: 分别储存m个资料位元与p个同位位元,该m个资料位 元系根据与时脉信号同步的写入指令接收进来输 入到DQ接点之中,而该p个同位位元则系根据资料位 元记忆体单元阵列中的m个资料位元与同位位元记 忆体单元阵列来储存的; 根据与时脉信号同步的读取指令同一时间从资料 位元记忆体单元阵列中读取m个资料位元以及从同 位位元记忆体单元阵列读取p个同位位元,然后将(m +p)个位元输出到资料线上; 根据第一时脉信号透过资料线将(m+p)个位元传送 到第一导管级; 从第一导管级输出(m+p)个位元到错误核对电路中 然后根据第二时脉信号选择性地对(m+p)个位元进 行互斥或运算之后产生综合资料; 根据第二时脉信号从第一导管级输出(m+p)个位元 到第二导管级;以及 从第二导管级输出(m+p)个位元到错误校正电路中 并且在(m+p)个位元综合资料内所指出的某一位置 上进行资料位元的校正。 19.如申请专利范围第18项中的错误核对与校正方 法,其中读取(m+p)个位元并且输出到资料线上的步 骤包括了使用(m+p)个资料线感应放大器来读取(m+p) 个位元。 20.如申请专利范围第18项中的错误核对与校正方 法,其中校正(m+p)个位元资料的步骤包括当综合资 料指出在该(m+p)个位元中的m个资料位元内的某一 位置有错误发生时,该错误核对与校正电路会根据 综合资料来校正资料位元。 21.如申请专利范围第18项中的错误核对与校正方 法,其中在校正(m+p)个位元资料的步骤申不会校正 该(m+p)个位元中的p个同位位元。 图式简单说明: 图示1中所示的系一根据本发明较佳实例的一具有 错误核对与校正(ECC)电路的同步式半导体记忆体 装置的方块图; 图示2中所示的系一图示1中同步式半导体记忆体 装置在写入过程时的时序图; 图示3中所示的系一图示1中的同位位元产生电路 的电路图; 图示4中所示的系一图示1中同步式半导体记忆体 装置在读取过程时的时序图; 图示5中所示的系一图示1中的错误核对电路的电 路图;以及 图示6中所示的系一图示1中的错误校正电路的电 路图。 |
