半导体记忆装置

摘要

本发明的半导体记忆装置系行列状配置着虚设记忆体单元(DC)，该虚设记忆体单元(DC)系排列于正常记忆体单元(MC)的行方向上，并具有与正常记忆体单元相同布局的虚设记忆体单元(DC)。在虚设记忆体单元行(50a-50d)中，分别配置着虚设位元线，并在选择1个字元线时，同时选择复数个虚设记忆体单元，且连接于所对应的虚设位元线(DBLa-DBLd)上。该等虚设位元线的电位乃利用电压检测电路(52)而检测出，并决定感测放大器(30)之活化等的时序。伍、(一)、本案代表图为：第___17___图(二)、本案代表图之元件代表符号简单说明：20~正常记忆体单元阵列；22~控制电路；23~列解码器； 24~行解码器26~预充电电路； 27~内部资料汇流排；28~写入驱动器； 30~感测放大器；DBLa-DBLd~虚设位元线； SE~输出信号；SAE~感测放大器活化信号；DC~虚设记忆体单元； MC~正常记忆体单元；WL0-WL7~字元线； 26a~P通道MOS电晶体50a-50d~虚设记忆体单元行。

主权项

1.一种半导体记忆装置,包括:复数正常记忆体单元,呈行列状排列;复数个虚设记忆体单元,配置成复数行;复数个虚设位元线,对应着该虚设记忆体单元行而配置,并连接着各自所对应行之虚设记忆体单元;以及复数个字元线,对应着该正常记忆体单元列而配置着,并连接着各自所对应列之正常记忆体单元;其中,各该字元线在该复数行的虚设记忆体单元各行中,连接着复数个虚设记忆体单元。2.如申请专利范围第1项之半导体记忆装置,其中该虚设记忆体单元系在该正常记忆体单元的列方向上排列配置。3.如申请专利范围第1项之半导体记忆装置,其中,更包括复数正常位元线,对应着该正常记忆体单元的各行而配置,并连接于各自对应的行正常记忆体单元上;各该虚设位元线与各该正常位元线的负载电容系实质相同的。4.如申请专利范围第1项之半导体记忆装置,其中,各该虚设记忆体单元系具有与各该正常记忆体单元相同的布局。5.如申请专利范围第1项之半导体记忆装置,其中,该虚设记忆体单元系在记忆体单元阵列的其中一端上,相邻接而配置成复数行。6.如申请专利范围第1项之半导体记忆装置,其中,该虚设记忆体单元行系在记忆体单元阵列中分散配置着。7.如申请专利范围第1项之半导体记忆装置,其中,更包括:电位检测电路,对应着各该虚设位元线而配置,并检测出各自所对应的虚设位元线电位;感测放大器活化电路,响应着该电位检测电路之输出信号,而产生感测放大器活化信号;以及感测放大器,响应着该感测放大器活化信号而被活化,并将所选择到的正常记忆体单元之资料予以放大。8.如申请专利范围第7项之半导体记忆装置,其中,该虚设记忆体单元行系配置于包含有正常记忆体单元的记忆体单元阵列之端部处;该半导体记忆装置系更包括复数边缘记忆体单元的行,在该记忆体单元阵列中,邻接该虚设记忆体单元各行而配置,并具有与该正常记忆体单元相同形状且配置呈行列状。9.如申请专利范围第8项之半导体记忆装置,其中,该边缘记忆体单元的内部节点系固定于接地电压位准。10.如申请专利范围第8项之半导体记忆装置,其中,更包括对应着该边缘记忆体单元之行而配置,并连接着所对应行之边缘记忆体单元的边缘位元线;其中,该边缘位元线系固定于接地电压位准。11.如申请专利范围第8项之半导体记忆装置,其中,在该边缘记忆体单元之行与该正常记忆体单元之行之间,配置着该虚设记忆体单元之行。12.如申请专利范围第1项之半导体记忆装置,其中,各该虚设记忆体单元系包含有响应着所对应字元线的信号而导通的存取电晶体,并在行方向中相互连接着既定数量的虚设记忆体单元之存取电晶体的闸极。13.如申请专利范围第7项之半导体记忆装置,其中该电位检测电路系包括:闸电路,对应着各该虚设位元线而设置,并透过高输入阻抗而结合于所对应的虚设位元线上,且配合动作模式指示信号而活化,在活化时,将所对应的虚设位元线电位予以放大并输出。14.如申请专利范围第13项之半导体记忆装置,其中,该闸电路系包括:CMOS反相器,接收该所对应虚设位元线的电位;以及闩锁闸,响应着该动作模式指示信号之活化,而依据该CMOS反相器之输出信号,将该所对应虚设位元线的电位驱动于既定电压位准。15.如申请专利范围第13项之半导体记忆装置,其中,该闸电路系包括:闸极结合于所对应虚设位元线上,并响应着该对应的虚设位元线电位而将内部节点驱动于第1电位位准的绝缘闸型场效电晶体;而该内部节点系共通配置于该电位检测电路上;该感测放大器活化电路系包括:预充电电晶体,将该内部节点预充电至第1电压位准;以及闩锁放大器,响应着该内部节点的电位,将感测放大器活化信号予以活化并闩锁。图式简单说明:第1图系本发明实施形态1的正常记忆体单元之电性等效电路图。第2图系第1图所示正常记忆体单元的布局图。第3图系第2图所示布局的下层配线之布局图。第4图系第2图所示布局的上层配线之布局图。第5图系本发明实施形态1的虚设记忆体单元之电性等效电路图。第6图系第5图所示虚设记忆体单元的布局图。第7图系第6图所示布局的下层配线之布局图。第8图系第6图所示布局的上层配线之布局图。第9图系本发明实施形态1的半导体记忆装置整体构造概略示意图。第10图系本发明实施形态1之半导体记忆装置动作的信号波形图。第11图系第9图所示控制电路构造的概略图。第12图系本发明实施形态2的半导体记忆装置整体构造概略示意图。第13图系本发明实施形态2的半导体记忆装置之虚设记忆体单元重要部分概略示意图。第14图系本发明实施形态3的半导体记忆装置整体构造概略示意图。第15图系第14图所示半导体记忆装置重要部分构造概略示意图。第16图系本发明实施形态4的半导体记忆装置之虚设记忆体单元配置图。第17图系本发明实施形态4的半导体记忆装置整体构造概略示意图。第18图系本发明实施形态5的虚设记忆体单元布局图。第19图系第18图所示布局的下层配线之布局图。第20图系第19图所示布局的上层配线之布局图。第21图系本发明实施形态6的半导体记忆装置整体构造概略示意图。第22图系本发明实施形态7的半导体记忆装置整体构造概略示意图。第23图系第22图所示半导体记忆装置之电压检测部构造概略示意图。第24图系本发明实施形态8的半导体记忆装置整体构造概略示意图。第25图系本发明实施形态8的半导体记忆装置重要部分布局概略示意图。第26图系第25图所示布局的下层配线之布局图。第27图系第25图所示布局的上层配线之布局图。第28图系本发明实施形态9的电压检测电路构造示意图。第29图系第28图所示电压检测电路动作的信号波形图。第30图系本发明实施形态10的电压检测电路构造示意图。第31图系第30图所示电压检测电路动作的信号波形图。