| 主权项 |
1.一种电子抹除式可程式化逻辑元件(Electrically Erasable Programmable Logic Device),其系作为一记忆体之 记忆单元(Memory Cell),该电子抹除式可程式化逻辑 元件包含有: 一P型基底(P-Type Substrate); 一第一N型离子掺杂区,位于该P型基底中; 一第一闸极,其位于该P型基底上方并与该第一N型 离子掺杂区相邻接,并且处于浮接(Floating)状态,用 来储存该电子抹除式可程式化逻辑元件之资料; 一第二N型离子掺杂区,位于该P型基底中并与该第 一闸极相邻接; 一第三N型离子掺杂区,位于该P型基底中,并且电连 接于该第二N型离子掺杂区; 一第二闸极,其系为该电子抹除式可程式化逻辑元 件之控制闸极,位于该P型基底上方并与该第三N型 离子掺杂区相邻接;以及 一第四N型离子掺杂区,位于该P型基底中并与该第 二闸极相邻接。2.如申请专利范围第1项所述之电 子抹除式可程式化逻辑元件,其中该第一闸极包含 有一第一氧化层,位于该第一闸极之底侧,用来隔 离该P型基底及该第一闸极。3.如申请专利范围第1 项所述之电子抹除式可程式化逻辑元件,其中该第 二闸极包含有一第二氧化层,位于该第二闸极之底 侧,用来隔离该P型基底及该第二闸极。4.如申请专 利范围第1项所述之电子抹除式可程式化逻辑元件 ,其中该记忆体系为一电子抹除式唯读记忆体( Electrically Erasable Programmable Read-Only Memory,EEPROM)。5. 如申请专利范围第1项所述之电子抹除式可程式化 逻辑元件,其中该记忆体系为一单次可程式化记忆 体(One-Time Programmable Memory,OTP Memory)。6.如申请专利 范围第1项所述之电子抹除式可程式化逻辑元件, 其中作为该记忆体之记忆单元的复数个该电子抹 除式可程式化逻辑元件系以阵列(Array)之方式排列 。7.如申请专利范围第6项所述之电子抹除式可程 式化逻辑元件,其中该复数个以阵列方式排列之电 子抹除式可程式化逻辑元件中,位于同一列(Column) 之该电子抹除式可程式化逻辑元件的第二闸极均 相互电连接并连接至一字元线(Word Line),而位于同 一列之该电子抹除式可程式化逻辑元件的第四N型 离子掺杂区亦均相互电连接并连接至一源极线( Source Line)。8.如申请专利范围第6项所述之电子抹 除式可程式化逻辑元件,其中该复数个以阵列方式 排列之电子抹除式可程式化逻辑元件中,相邻二列 之电子抹除式可程式化逻辑元件系以镜像对称( Mirrored Symmetry)之方式配置。9.如申请专利范围第8 项所述之电子抹除式可程式化逻辑元件,其中位于 同一行之相邻二列的电子抹除式可程式化逻辑元 件系共用其相邻之二第一N型离子掺杂区,且该共 用之二第一N型离子掺杂区系电连接至一位元线( Bit Line)。10.如申请专利范围第8项所述之电子抹除 式可程式化逻辑元件,其中位于同一行之相邻二列 的电子抹除式可程式化逻辑元件系共用其相邻之 二第四N型离子掺杂区,且该共用之二第四N型离子 掺杂区系电连接至一源极线。11.如申请专利范围 第6项所述之电子抹除式可程式化逻辑元件,其中 该复数个以阵列方式排列之电子抹除式可程式化 逻辑元件中,位于同一行(Row)之该电子抹除式可程 式化逻辑元件的第一N型离子掺离区均相互电连接 并连接至一位元线。12.如申请专利范围第1项所述 之电子抹除式可程式化逻辑元件,当该第一闸极处 于高临界电压状态(High VTH State)时,该记忆单元系 储存逻辑値"0",而当该第一闸极处于低临界电压状 态(Low VTH State)时,该记忆单元系储存逻辑値"1"。13. 如申请专利范围第12项所述之电子抹除式可程式 化逻辑元件,当欲对该记忆单元进行读取(Read)之动 作时,该第一N型离子掺杂区系接地,该第二闸极之 电位系超出该第四N型离子掺杂区之电位一预定値 ,以于该第二闸极下方之P型基底中形成一通道( Channel)而使该第三N型离子掺杂区及该第四N型离子 掺杂区导通。14.如申请专利范围第12项所述之电 子抹除式可程式化逻辑元件,当欲对该记忆单元进 行程式化(Program)之动作时,该第一N型离子掺杂区 电连接至一高电位,而该第四N型离子掺杂区则接 地,该第二闸极电连接至一电压値而使该第一闸极 下方之P型基底中形成通道热电洞(Channel Hot Hole)以 程式化该第一闸极。15.如申请专利范围第12项所 述之电子抹除式可程式化逻辑元件,当欲对该记忆 单元进行清除(Erase)之动作时,该第一N型离子掺杂 区电连接至一高电位,而该第四N型离子掺杂区则 接地,该第二闸极电连接至一电压値而使该第一闸 极下方之P型基底中形成通道热电子(Channel Hot Electron)以清除该第一闸极。16.一种电子抹除式可 程式化逻辑元件,其系作为一记忆体之记忆单元, 该电子抹除式可程式化逻辑元件包含有: 一P型基底; 一第一N型离子掺杂区,位于该P型基底中; 一第一闸极,其位于该P型基底上方并与该第一N型 离子掺杂区相邻接,并且处于浮接状态,用来储存 该电子抹除式可程式化逻辑元件之资料; 一第二N型离子掺杂区,位于该P型基底中并与该第 一闸极相邻接; 一第二闸极,其系为该电子抹除式可程式化逻辑元 件之控制闸极,位于该P型基底上方并与该第二N型 离子掺杂区相邻接;以及 一第三N型离子掺杂区,位于该P型基底中并与该第 二闸极相邻接。17.如申请专利范围第16项所述之 电子抹除式可程式化逻辑元件,其中该第一闸极包 含有一第一氧化层,位于该第一闸极之底侧,用来 隔离该P型基底及该第一闸极。18.如申请专利范围 第16项所述之电子抹除式可程式化逻辑元件,其中 该第二闸极包含有一第二氧化层,位于该第二闸极 之底侧,用来隔离该P型基底及该第二闸极。19.如 申请专利范围第16项所述之电子抹除式可程式化 逻辑元件,其中该记忆体系为一电子抹除式唯读记 忆体。20.如申请专利范围第16项所述之电子抹除 式可程式化逻辑元件,其中该记忆体系为一单次可 程式化记忆体。21.如申请专利范围第16项所述之 电子抹除式可程式化逻辑元件,其中作为该记忆体 之记忆单元的复数个该电子抹除式可程式化逻辑 元件系以阵列之方式排列。22.如申请专利范围第 21项所述之电子抹除式可程式化逻辑元件,其中该 复数个以阵列方式排列之电子抹除式可程式化逻 辑元件中,位于同一列之该电子抹除式可程式化逻 辑元件的第二闸极均相互电连接并连接至一字元 线,而位于同一列之该电子抹除式可程式化逻辑元 件的第三N型离子掺杂区亦均相互电连接并连接至 一源极线。23.如申请专利范围第21项所述之电子 抹除式可程式化逻辑元件,其中该复数个以阵列方 式排列之电子抹除式可程式化逻辑元件中,相邻二 列之电子抹除式可程式化逻辑元件系以镜像对称 之方式配置。24.如申请专利范围第23项所述之电 子抹除式可程式化逻辑元件,其中位于同一行之相 邻二列的电子抹除式可程式化逻辑元件系共用其 相邻之二第一N型离子掺杂区,且该共用之二第一N 型离子掺杂区系电连接至一位元线。25.如申请专 利范围第23项所述之电子抹除式可程式化逻辑元 件,其中位于同一行之相邻二列的电子抹除式可程 式化逻辑元件系共用其相邻之二第三N型离子掺杂 区,且该共用之二第三N型离子掺杂区系电连接至 一源极线。26.如申请专利范围第21项所述之电子 抹除式可程式化逻辑元件,其中该复数个以阵列方 式排列之电子抹除式可程式化逻辑元件中,位于同 一行之该电子抹除式可程式化逻辑元件的第一N型 离子掺离区均相互电连接并连接至一位元线。27. 如申请专利范围第16项所述之电子抹除式可程式 化逻辑元件,当该第一闸极处于高临界电压状态时 ,该记忆单元系储存逻辑値"0",而当该第一闸极处 于低临界电压状态时,该记忆单元系储存逻辑値"1" 。28.如申请专利范围27项所述之电子抹除式可程 式化逻辑元件,当欲对该记忆单元进行读取之动作 时,该第一N型离子掺杂区系接地,该第二闸极之电 位系超出该第三N型离子掺杂区之电位一预定値, 以于该第二闸极下方之P型基底中形成一通道而使 该第二N型离子掺杂区及该第三N型离子掺杂区导 通。29.如申请专利范围第27项所述之电子抹除式 可程式化逻辑元件,当欲对该记忆单元进行程式化 之动作时,该第一N型离子掺杂区电连接至一高电 位,而该第三N型离子掺杂区则接地,该第二闸极电 连接至一电压値而使该第一闸极下方之P型基底中 形成通道热电洞以程式化该第一闸极。30.如申请 专利范围第27项所述之电子抹除式可程式化逻辑 元件,当欲对该记忆单元进行清除之动作时,该第 一N型离子掺杂区电连接至一高电位,而该第三N型 离子掺杂区则接地,该第二闸极电连接至一电压値 而使该第一闸极下方之P型基底中形成通道热电子 以清除该第一闸极。图式简单说明: 图一为习知之单层复晶矽记忆单元的侧视断面图 。 图二为本发明之电子抹除式可程式化逻辑元件的 正视断面图。 图三为图二之电子抹除式可程式化逻辑元件之一 实施例的正视断面图。 图四为图三电子抹除式可程式化逻辑元件于一记 忆体中以阵列方式排列之示意图。 图五为图四之记忆体的布局示意图。 图六为本发明之电子抹除式可程式化逻辑元件之 浮动闸极通道电流对浮动闸极电压的分布示意图 。 |
