可扩充分时总线结构

摘要

本发明是为一种可扩充分时总线结构，主要是透过微处理器及存储器的总线界面，使用一地址及资料共用总线以分时的方式来传送地址及资料于微处理器与存储器间，并以两条控制线的逻辑组合而决定该地址及资料共用总线是用以传送地址、读取资料或写入资料，藉以精简制作界面的脚位，并可得到有弹性及倍数的存储器空间。

主权项

1.一种可扩充分时总线结构，是用于一微处理器装置与至少一存储器装置间的资料读写，其特征在于，该总线结构主要包括一微处理器总线界面及一存储器总线界面，其中，该微处理器界面是以一地址及资料共用总线及至少两条控制线与该存储器总线界面连接，该地址及资料共用总线是以分时传送地址及资料于该微处理器装置与该存储器装置之间，该至少两条控制线则是由该微处理器装置所予以驱动为第一逻辑准位或第二逻辑准位，以便使该微处理器装置与该存储器装置依据该控制线的逻辑组合而决定该地址及资料共用总线是用以传送地址、读取资料或写入资料。