发明名称 显示存储器控制设备
摘要 本发明涉及一种显示存储器控制设备,它可缩短从CPU对VRAM进行访问时的等待时间,而不增大电路规模和引起功耗增大。把VRAM20的数据宽度预先设定为CPU27的数据总线宽度的多倍。把来自CPU20的写入数据暂时存储在预缓冲器12中,并传递到包含在写入缓冲器15内的一个数据缓冲器21中。由低位地址来设定数据缓冲器21。VRAM控制电路18可通过一次访问,把来自数据缓冲器21的所有数据或任意数据组合写入由高位地址缓冲器23所设定的VRAM20的一个地址。
申请公布号 CN1109301C 申请公布日期 2003.05.21
申请号 CN98115923.0 申请日期 1998.07.03
申请人 夏普株式会社 发明人 桑岛秀纪;松本俊夫
分类号 G06F12/00;G06T1/60 主分类号 G06F12/00
代理机构 上海专利商标事务所 代理人 张政权
主权项 1.一种显示存储器控制设备,用于把数据写入显示存储器(20),所述显示存储器(20)具有多倍于与CPU(27)进行连接的数据线的数据线,其特征在于所述显示存储器控制设备包括:能从CPU(27)把写入数据中的地址和数据存入显示存储器(20)的预缓冲器(12),用于取得预缓冲器有效标志,该标志用作识别其中是否存储有地址和数据的信号;能存储在数字上相应于显示存储器(20)的数据线的数据同时在多个区域之间分割数据的写入缓冲器(15),用于取得多个有效标志,这些标志用作相应于构成多个区域的各个区域识别其中是否存储有有效数据的信号;高位地址缓冲器(23),用于在地址高位一侧存储预定位数的高位地址数据;低位地址解码器(14),用于在地址低位一侧解码预定位数的地址;高位地址比较器电路(16),用于在存储在高位地址缓冲器(23)中的高位地址数据和预缓冲器(12)地址中的高位地址之间进行比较;访问控制电路(13),用于控制对写入缓冲器(23)的写入操作;显示控制电路(17),用于周期性地从显示存储器(20)读取显示数据;以及显示存储器控制电路(18),用于通过相应于显示数据线数目的数据总线控制显示存储器(20)的读取和写入,访问控制电路(13)查阅预缓冲器有效标志和几个有效标志,并把存储在预缓冲器(12)中的数据写入根据高位地址比较器电路(16)与低位地址解码器(14)的解码输出之间的比较结果所确定的写入缓冲区(15),此外,还在已建立预定条件的情况下,控制显示存储器控制电路(18),从而把存储在写入缓冲器(15)中的数据写入显示存储器(20)。
地址 日本大阪府